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半導體器件及其制造方法.pdf

摘要
申請專利號:

CN201010103285.3

申請日:

2010.01.27

公開號:

CN102097435B

公開日:

2015.01.14

當前法律狀態:

有效性:

法律詳情: 授權|||實質審查的生效IPC(主分類):H01L 27/088申請日:20100127|||公開
IPC分類號: H01L27/088; H01L21/8234; H01L27/108; H01L21/8242 主分類號: H01L27/088
申請人: 海力士半導體有限公司
發明人: 樸正勛; 金東錫
地址: 韓國京畿道
優先權: 2009.12.09 KR 10-2009-0121764
專利代理機構: 北京天昊聯合知識產權代理有限公司 11112 代理人: 顧紅霞;何勝勇
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法律狀態
申請(專利)號:

CN201010103285.3

授權公告號:

102097435B||||||

法律狀態公告日:

2015.01.14|||2012.12.26|||2011.06.15

法律狀態類型:

授權|||實質審查的生效|||公開

摘要

本發明公開一種半導體器件及其制造方法,其中,在單元區域與外圍區域之間形成有高度差,使得單元區域的埋入式柵極結構的高度與外圍區域的柵極的高度大致相同,從而可以更容易地形成單元區域中的位線和存儲節點觸點,并且可以減小寄生電容。所述半導體器件包括單元區域和外圍區域,所述單元區域包括埋入基板中的柵極,所述外圍區域與所述單元區域相鄰,在所述單元區域的表面與所述外圍區域的表面之間產生階高。

權利要求書

1: 一種半導體器件, 包括 : 單元區域, 其包括埋入基板中的柵極 ; 以及 外圍區域, 其與所述單元區域相鄰, 其中, 在所述單元區域的表面與所述外圍區域的表面之間產生階高。
2: 根據權利要求 1 所述的半導體器件, 其中, 所述基板形成于所述單元區域和所述外圍區域中, 所述外圍區域中的基板的上表面形 成于比所述單元區域中的基板的上表面低的位置處。
3: 根據權利要求 1 所述的半導體器件, 還包括 : 形成于所述單元區域的基板上的硬掩模層或連接插塞層, 所述基板形成于所述單元區 域和所述外圍區域中, 所述硬掩模層的上表面或所述連接插塞層的上表面形成于比所述外 圍區域的上表面高的位置處。
4: 根據權利要求 1 所述的半導體器件, 其中, 所述基板形成于所述單元區域和所述外圍區域中, 所述半導體器件還包括形成于所述 單元區域的基板上的硬掩模層, 凹槽形成為從所述硬掩模層延伸至所述單元區域的基板, 埋入所述基板中的柵極形成于所述凹槽中, 所述凹槽的上端位于比所述外圍區域的基板的 上表面高的位置。
5: 根據權利要求 4 所述的半導體器件, 其中, 所述硬掩模層包括氧化物材料、 氮化物材料、 或氧化物材料與氮化物材料的堆疊結構。
6: 根據權利要求 1 所述的半導體器件, 其中, 所述基板形成于所述單元區域和所述外圍區域中, 所述半導體器件還包括形成于所述 單元區域的基板上的連接插塞層, 凹槽形成為從所述連接插塞層延伸至所述單元區域的基 板, 埋入所述基板中的柵極形成于所述凹槽中, 所述凹槽的上端位于比所述外圍區域的基 板的上表面高的位置。
7: 根據權利要求 1 所述的半導體器件, 其中, 所述基板形成于所述單元區域和所述外圍區域中, 所述半導體器件還包括在所述單元 區域的基板和所述外圍區域的基板中形成為預定厚度的器件隔離層, 所述外圍區域的器件 隔離層比所述單元區域的器件隔離層深。
8: 根據權利要求 1 所述的半導體器件, 還包括 : 形成于所述單元區域和所述外圍區域上的位線, 從所述位線到所述單元區域的柵極結 構的距離大致等于從所述位線到所述外圍區域的柵極結構的距離。
9: 根據權利要求 1 所述的半導體器件, 其中, 所述基板形成于所述單元區域和所述外圍區域中, 所述半導體器件還包括在所述基板 上形成于所述外圍區域中的柵極, 形成于所述外圍區域中的柵極包括多晶硅層、 柵極金屬 層和柵極硬掩模層, 所述柵極金屬層包括氮化物層、 非晶碳層和氧化物層中的任何一者或 多者。
10: 根據權利要求 9 所述的半導體器件, 還包括 : 輕度摻雜漏極區域, 其形成于與所述外圍區域的柵極相鄰的基板中, 并且包括低濃度 源極漏極離子注入區域和高濃度源極漏極離子注入區域。
11: 一種形成半導體器件的方法, 包括 : 2 在外圍區域的表面與單元區域的表面之間形成階高 ; 以及 在所述單元區域的基板中埋入柵極。
12: 根據權利要求 11 所述的方法, 其中, 形成所述階高的步驟包括 : 將所述外圍區域的基板蝕刻至預定深度, 從而使所述外圍 區域的基板形成于比所述單元區域的基板低的位置處。
13: 根據權利要求 11 所述的方法, 其中, 形成所述階高的步驟包括 : 在所述單元區域的基板的表面上沉積硬掩模層、 連接插塞 層、 或硬掩模層與連接插塞層的堆疊結構。
14: 根據權利要求 13 所述的方法, 其中, 所述硬掩模層包括氧化物材料、 氮化物材料、 或氧化物材料與氮化物材料的堆疊結構。
15: 根據權利要求 11 所述的方法, 其中, 形成所述階高的步驟包括 : 在所述單元區域的基板的上表面上形成連接插塞層, 然后 在所述連接插塞層上形成硬掩模層。
16: 根據權利要求 11 所述的方法, 還包括 : 在形成所述階高之前, 在所述單元區域的基板和所述外圍區域的基板中形成器件隔離 層。
17: 根據權利要求 16 所述的方法, 其中, 所述單元區域的器件隔離層形成為比所述外圍區域的器件隔離層深。
18: 根據權利要求 16 所述的方法, 其中, 形成所述器件隔離層的步驟包括 : 通過利用 CXHYFZ 的干式蝕刻工序來蝕刻所述基板以 形成溝槽, 并且利用所述器件隔離層填充所述溝槽。
19: 根據權利要求 16 所述的方法, 其中, 形成所述器件隔離層的步驟包括 : 在所述基板中形成溝槽 ; 在所述溝槽的表面上形成壁氧化物層和襯氮化物層 ; 形成絕緣層, 所述絕緣層是處理并退火的旋涂層、 或者是處理的高密度等離子體化學 氣相沉積層 ; 以及 利用化學機械拋光工序將所述絕緣層的上部平坦化。
20: 根據權利要求 16 所述的方法, 還包括 : 在形成所述器件隔離層之后, 通過在所述單元區域的基板和所述外圍區域的基板中注 入離子來形成 N 型阱和 P 型阱。
21: 根據權利要求 16 所述的方法, 還包括 : 對所述器件隔離層的表面進行退火處理。
22: 根據權利要求 21 所述的方法, 還包括 : 對所述器件隔離層的表面進行退火處理的步驟是在潮濕、 干燥或自由基環境下執行 的。
23: 根據權利要求 11 所述的方法, 還包括 : 形成在所述單元區域的柵極和所述外圍區域的柵極上處于相同高度的位線。
24: 根據權利要求 11 所述的方法, 還包括 : 3 在所述單元區域的基板中埋入所述柵極之前或之后, 在所述外圍區域的基板中形成柵 極。
25: 根據權利要求 24 所述的方法, 其中, 在所述外圍區域的基板中形成柵極的步驟包括 : 在所述基板中形成多晶硅層、 柵極金屬層和柵極硬掩模層 ; 以及 蝕刻所述柵極硬掩模層、 所述柵極金屬層和所述多晶硅層。
26: 根據權利要求 25 所述的方法, 還包括 : 在蝕刻所述柵極硬掩模層、 所述柵極金屬層和所述多晶硅層之后, 將低濃度源極漏極 離子注入所述外圍區域的基板中 ; 在所述柵極的側壁上形成間隔物 ; 以及 將高濃度源極漏極離子注入所述外圍區域的基板中。
27: 根據權利要求 25 所述的方法, 其中, 所述多晶硅層、 所述柵極金屬層和所述柵極硬掩模層形成于所述外圍區域的基板和所 述單元區域的基板上, 所述方法還包括 : 在所述基板中形成所述柵極硬掩模層、 所述柵極金屬層和所述多晶硅層之后, 蝕刻和 移除所述單元區域的多晶硅層 ; 以及 蝕刻和移除位于所述單元區域與所述外圍區域之間的邊界處的多晶硅層。
28: 根據權利要求 25 所述的方法, 其中, 形成所述柵極硬掩模層的步驟包括如下步驟 (i)、 (ii)、 (iii) 和 (iv) 中之一 : 在步驟 (i) 中, 在所述柵極金屬層上沉積氮化物層并對所述氮化物層進行化學機械拋 光處理 ; 在步驟 (ii) 中, 在所述柵極金屬層上依次沉積氮化物層和非晶碳層 ; 在步驟 (iii) 中, 依次沉積氮化物層和氧化物層并對所述氮化物層和所述氧化物層進 行化學機械拋光處理 ; 在步驟 (iv) 中, 在所述柵極金屬層上依次沉積氮化物層和氧化物層并對所述氮化物 層和所述氧化物層進行化學機械拋光處理, 然后對得到的氮化物層進行濕式蝕刻。
29: 根據權利要求 27 所述的方法, 還包括 : 在所述單元區域中以及移除了所述多晶硅層的所述單元區域與所述外圍區域之間的 邊界處沉積氮化物層。
30: 根據權利要求 29 所述的方法, 其中, 在所述單元區域的基板中埋入柵極的步驟是在沉積所述氮化物層之后執行的。
31: 一種具有單元區域和外圍區域的半導體器件, 所述半導體器件包括 : 基板, 其形成于所述單元區域和所述外圍區域中 ; 埋入式柵極結構, 其形成于所述單元區域中的基板上, 并且包括從所述埋入式柵極結 構的上表面延伸的溝槽, 所述溝槽的內部至少被形成于其中的埋入式柵極填充 ; 以及 柵極結構, 其形成于所述外圍區域中的基板上 ; 其中, 在所述埋入式柵極結構的上表面與形成有所述柵極結構的基板表面之間形成階 高。 4
32: 根據權利要求 31 所述的半導體器件, 其中, 所述埋入式柵極結構還包括 : 硬掩模層, 其形成于所述單元區域中的基板上 ; 所述溝槽, 其從所述硬掩模層的上表面延伸至所述基板內 ; 以及 覆蓋絕緣層, 其填充所述溝槽。
33: 根據權利要求 31 所述的半導體器件, 其中, 所述埋入式柵極結構還包括 : 連接插塞層, 其形成于所述單元區域中的基板上 ; 所述溝槽, 其從所述連接插塞層的上表面延伸至所述基板內 ; 以及 覆蓋絕緣層, 其填充所述溝槽。
34: 根據權利要求 31 所述的半導體器件, 其中, 形成于所述外圍區域中的基板的上表面在比形成于所述單元區域中的基板的上表面 低的位置處形成。

說明書


半導體器件及其制造方法

    技術領域 本發明涉及半導體器件及其制造方法, 更具體地說, 涉及包括埋入式柵極的半導 體器件及其制造方法。
     背景技術 動態隨機存取存儲器 (DRAM) 包括多個單位單元 ( 或單位晶胞, unit cell), 每個 單位單元包括電容器和晶體管。電容器用于在內部臨時存儲數據。晶體管利用半導體器件 的隨著環境而改變的導電性, 響應控制信號 ( 例如, 施加于字線的控制信號 ) 而將數據從位 線傳送至電容器。晶體管具有三個區域, 包括柵極、 源極和漏極, 其中源極與漏極之間的電 荷響應施加于柵極的控制信號而移動。根據半導體器件的特性和操作, 源極與漏極之間的 電荷通過溝道區來移動。
     當在半導體基板上形成普通晶體管時, 在半導體基板上形成柵極, 并且在柵極兩 側對半導體基板摻入雜質以形成源極和漏極。在該情況下, 源極與漏極之間的柵極下方的 區域作為晶體管的溝道區。于是, 在該情況下, 溝道區水平地延伸, 包括水平溝道區的晶體
     管占據半導體基板的預定面積。 由于半導體器件中所包括的帶水平溝道區的晶體管數量巨 大, 因此減小復雜半導體存儲裝置的總面積是困難的。
     在半導體存儲器的制造過程中, 提供其上形成有多個半導體器件的晶片。如果半 導體存儲器的總面積減小, 則能夠從每個晶片獲得的半導體存儲器的數量會增大, 從而提 高生產率。已經提出多種方法來減小半導體存儲器的總面積。一種代表性的方法使用了凹 式柵極, 在該方法中, 在基板中形成凹陷部并且在凹陷部中形成柵極, 從而彎曲的溝道區沿 著凹陷部的外表面延伸, 如此代替了使用具有水平溝道區的傳統平面柵極。另一種代表性 的方法是將整個柵極埋入到凹陷部中以形成埋入式柵極。
     在埋入式柵極結構的情況下, 整個柵極埋在半導體基板的表面下方, 因此可以保 證溝道長度和寬度。采用這種結構, 與傳統平面柵極相比, 柵極 ( 字線 ) 與位線之間的寄生 電容可以減小約 50%。
     然而, 從包括單元區域和外圍區域在內的整個結構的角度來看, 當實現埋入式柵 極結構時, 在單元區域的埋入式柵極與形成于外圍區域中的柵極之間存在高度差, 因此需 要一種補償由這種高度差所產生的空間的方法。已經考慮了多種方法, 例如, i) 一種方法 是使得與外圍區域的柵極等高的單元區域的空間為空閑的或者不使用的。ii) 另一種方法 是與形成外圍區域的柵極的工序同時地形成單元區域的位線。
     然而, 在上述方法 i) 中, 為單元區域提供空閑的或不使用的空間, 該方法具有如 下缺陷 : 當存儲節點觸點插塞的高度增大時, 應該在更深的位置處形成存儲節點觸點, 從而 導致形成位線的難度增大。在上述方法 ii) 中, 同時形成外圍區域的柵極和單元區域的柵 極, 該方法具有如下缺陷 : 單元區域的位線電極與外圍區域的柵電極由于通過同一工序形 成而由相同的材料形成, 于是還會形成阻擋金屬層, 結果外圍區域的柵極變得更高。相應 地, 單元區域的寄生電容增大, 這與形成埋入式柵極的初衷是背道而馳的。發明內容 本發明的各種實施例包括基本上消除由現有技術中的局限性和缺陷所產生的一 個或多個問題的半導體器件及其制造方法。
     在本發明的一個實施例中, 實現了如下半導體器件及其制造方法 : 即, 單元區域與 外圍區域之間具有高度差, 從而單元區域的埋入式柵極的高度與外圍區域的柵極的高度相 同。 采用該結構, 可以容易地形成單元區域中的位線和存儲節點觸點, 并且還可以減小寄生 電容。
     根據本發明的一個實施例, 一種半導體器件包括單元區域和外圍區域, 所述單元 區域形成有埋入基板中的柵極, 所述外圍區域形成為與所述單元區域相鄰, 其中在所述單 元區域的表面與所述外圍區域的表面之間產生階高。結果, 單元區域的埋入式柵極結構可 以形成為與外圍區域的柵極的高度大致相等。
     所述外圍區域的表面可以形成于比所述單元區域的表面低的位置處。
     所述半導體器件還可以包括形成于所述單元區域的基板上的硬掩模層或連接插 塞層, 從而所述硬掩模層或連接插塞層在所述單元區域與所述外圍區域的之間形成厚度 差。
     所述半導體器件還可以包括形成于所述單元區域的基板上的硬掩模層。 所述硬掩 模層可以包括氧化物材料、 氮化物材料、 以及氧化物材料與氮化物材料的堆疊結構中之一。 結果, 所述硬掩模層作為用于對所述外圍區域進行蝕刻的蝕刻掩模。
     所述半導體器件還可以包括位于所述單元區域的有源區中的所述硬掩模層的下 部的連接插塞。結果, 可以容易地蝕刻位線觸點孔和存儲節點觸點孔。
     所述半導體器件還可以包括蝕刻至所述單元區域的基板和所述外圍區域的基板 中預定深度的器件隔離層, 所述外圍區域的器件隔離層比所述單元區域的器件隔離層深。 不管單元區域與外圍區域之間的階高如何, 可以容易地通過器件隔離層將有源區彼此絕 緣。
     所述半導體器件還可以包括在所述單元區域的柵極和所述外圍區域的柵極上處 于相同高度的位線, 從而可以減小寄生電容。
     所述半導體器件還可以包括形成于所述外圍區域中的柵極, 所述柵極包括多晶硅 層、 柵極金屬層和柵極硬掩模層, 所述柵極硬掩模層包括如下結構 (i)、 (ii)、 (iii) 和 (iv) 中之一 : 在結構 (i) 中, 沉積氮化物層并對其進行化學機械拋光 (CMP, ChemicalMechanical Polishing) 處理 ; 在結構 (ii) 中, 依次沉積氮化物層和非晶碳層 ; 在結構 (iii) 中, 依次沉 積氮化物層和氧化物層并進行 CMP 處理 ; 在結構 (iv) 中, 依次沉積氮化物層和氧化物層并 進行 CMP 處理, 然后對得到的氮化物層進行濕式蝕刻。
     所述半導體器件還可以包括輕度摻雜漏極 (LDD, Lightly DopedDrain) 區域, 所 述 LDD 區域形成于與所述外圍區域的柵極相鄰的半導體基板中, 并且包括低濃度源極漏 極離子注入區域和高濃度源極漏極離子注入區域, 從而可以減輕短溝道效應 (SCE, Short ChannelEffect) 或熱載子問題。
     根據本發明的另一個實施例, 一種形成半導體器件的方法包括 : 在外圍區域的表 面與單元區域的表面之間形成階高, 并且在所述單元區域的基板中埋入柵極。 結果, 所述單
     元區域的埋入式柵極的高度與所述外圍區域的柵極的高度相等。
     形成所述階高的步驟可以包括 : 將所述外圍區域的基板蝕刻至預定深度, 從而使 所述外圍區域的基板形成于比所述單元區域的基板低的位置處。
     形成所述階高的步驟可以包括 : 在所述單元區域的基板的表面上沉積硬掩模層、 連接插塞層、 或硬掩模層與連接插塞層的堆疊結構。
     所述硬掩模層可以包括氧化物材料、 氮化物材料、 以及氧化物材料與氮化物材料 的堆疊結構中之一。 所述方法還可以包括 : 在形成所述硬掩模層之前, 在所述單元區域的基 板的上部形成連接插塞。結果, 可以容易地蝕刻位線觸點孔和存儲節點觸點孔。
     所述方法還可以包括 : 在形成所述階高之前, 在所述單元區域的基板和所述外圍 區域的基板中形成器件隔離層。
     形成所述器件隔離層的步驟可以包括 : 將所述單元區域的器件隔離層蝕刻得比所 述外圍區域的器件隔離層深。
     形成所述器件隔離層的步驟可以包括 : 利用基于 CXHYFZ 材料的干式蝕刻工序蝕刻 半導體基板, 并因此形成溝槽。
     所述方法還可以包括 : 在形成所述溝槽之后, 在所述溝槽的表面上形成壁氧化 物層和襯氮化物層, 并且形成絕緣層, 所述絕緣層是處理并退火的旋涂層 (SOC, Spin On Coating)、 或者是處理的高密度等離子體化學氣相沉積 (HDPCVD, High Density Plasma ChemicalVapor Deposition) 層, 并且利用 CMP 工序將所述絕緣層的上部平坦化。結果, 可 以容易地形成所述器件隔離層。 所述方法還可以包括 : 在形成所述器件隔離層之后, 通過在包括所述單元區域和 所述外圍區域的半導體基板中注入離子來形成 N 型阱和 P 型阱。
     所述方法還可以包括 : 在形成所述階高之后, 對所述器件隔離層的表面進行退火 處理。
     對所述器件隔離層的表面進行退火處理的步驟是在潮濕、 干燥或自由基環境下執 行的。
     所述方法還可以包括 : 形成在所述單元區域的柵極和所述外圍區域的柵極上處于 相同高度的位線。
     所述方法還可以包括 : 在所述單元區域的基板中埋入所述柵極之前或之后, 在所 述外圍區域的基板中形成柵極。
     在所述外圍區域的基板中形成柵極的步驟可以包括 : 在基板中形成多晶硅層、 柵 極金屬層和柵極硬掩模層, 并且蝕刻所述柵極硬掩模層、 所述柵極金屬層和所述多晶硅層。
     所述方法還可以包括 : 在蝕刻所述柵極硬掩模層、 所述柵極金屬層和所述多晶硅 層之后, 將低濃度源極漏極離子注入所述半導體基板中, 并且將高濃度源極漏極離子注入 所述半導體基板中。結果, 可以減輕 SCE 或熱載子問題。
     所述方法還可以包括 : 在所述基板中形成所述柵極硬掩模層、 所述柵極金屬層和 所述多晶硅層之后, 蝕刻和移除所述單元區域的多晶硅層, 蝕刻和移除位于所述單元區域 與所述外圍區域之間的邊界處的多晶硅層。
     形成所述柵極硬掩模層的步驟可以包括如下操作 (i)、 (ii)、 (iii) 和 (iv) 中之 一: 在操作 (i) 中, 沉積氮化物層并對其進行 CMP 處理 ; 在操作 (ii) 中, 依次沉積氮化物層
     和非晶碳層 ; 在操作 (iii) 中, 依次沉積氮化物層和氧化物層并進行 CMP 處理 ; 在操作 (iv) 中, 依次沉積氮化物層和氧化物層并進行 CMP 處理, 然后對得到的氮化物層進行濕式蝕刻。
     所述方法還可以包括 : 不僅在不存在多晶硅層的單元區域中, 而且在所述單元區 域與所述外圍區域之間的邊界處沉積氮化物層。
     所述方法還可以包括 : 在沉積所述氮化物層之后, 在所述單元區域中埋入柵極。 附圖說明
     圖 1a 至 1j 是示出根據本發明一個實施例的半導體器件的剖視圖。 圖 2a 至 2l 是示出根據本發明一個實施例的半導體器件的剖視圖。 圖 3a 至 3b 是示出根據本發明另一個實施例的半導體器件的剖視圖。具體實施方式
     現在將詳細描述本發明的實施例, 在附圖中示出了本發明的幾個實例。在所有附 圖中盡可能地使用相同的附圖標記來指代相同或相似的元件。 下面將參考附圖詳細描述根 據本發明實施例的半導體器件及其制造方法。
     圖 1a 至 1j 是示出根據本發明一個實施例的半導體器件的剖視圖。
     參考圖 1a, 在包括單元區域和外圍區域的半導體基板中形成分別限定有源區 110 和 210 的器件隔離層 120 和 220。在一個實施例中, 形成器件隔離層 120 和 220 的工序可以 包括淺溝槽隔離 (STI) 工序, 在該 STI 工序中, 在基板中形成具有預定深度的溝槽, 并且在 溝槽中沉積用于形成器件隔離層的材料。 在該情況下, 可以使用具有堆疊結構的硬掩模, 在 該情況下, 沉積用于使器件隔離層 120 或 220 的形成區域敞開 / 露出的氧化物層、 以及氮化 物層, 或者可以使用另一種硬掩模結構, 例如由非晶碳層形成的硬掩模。另外, 也可以在形 成溝槽的工序中使用例如干式蝕刻。
     根據本發明下面的實施例, 在單元區域與外圍區域之間會產生高度差。 因此, 優選 的是, 由于該高度差, 外圍區域的器件隔離層 220 比單元區域的器件隔離層 120 更深。出于 該目的, 在蝕刻溝槽以形成器件隔離層 120 或 220 的工序中使用產生大量聚合物副產品的 蝕刻氣體 (CXHYFZ)。
     在一個實施例中, 在上述溝槽的表面上依次形成壁氧化物層 ( 壁 OX, 未示出 ) 和襯 氮化物層 ( 未示出 )。在一個實施例中, 用于形成器件隔離層 120 或 220 的絕緣層是處理并 退火的旋涂層 (SOC, SpinOn Coating), 或者是處理的 HDPCVD 層。然后, 通過 CMP 工序將絕 緣層的上部平坦化, 從而可以形成如圖 1 所示的器件隔離層 120 和 220。
     然后, 在包括單元區域和外圍區域的半導體基板中注入離子, 從而形成 N 型阱和 P 型阱 ( 未示出 )。勿庸置疑, 也可以在產生如下所述并且如圖 1b 所示的電路部分的階高 (step height) 之后執行形成 N 型阱和 P 型阱的工序。 在本發明中, 一個區域的表面與另一 區域的表面之間的階高是指一個區域的表面的高度大于另一區域的表面的高度, 從而形成 臺階。
     參考圖 1a, 在包括器件隔離層 120 和 220 的半導體基板上沉積硬掩模層 130。硬 掩模層 130 可以由氧化物層或氮化物層形成, 或者由包括氧化物層和氮化物層的堆疊結構 形成, 優選的是, 硬掩模層 130 的厚度為大約參考圖 1b, 蝕刻硬掩模層 130 的外圍區域, 從而得到包括位于外圍區域上方的開 口的硬掩模圖案 132。 利用硬掩模圖案 132 作為掩模蝕刻外圍區域中的半導體基板, 從而在 單元區域與外圍區域之間產生高度差。在一個實施例中, 當蝕刻外圍區域中的半導體基板 時, 硅材料 ( 有源區 210) 和氧化物材料 ( 器件隔離層 220) 同時被蝕刻。因此, 優選的是, 使用在硅材料和氧化物材料之間基本上沒有蝕刻選擇率的蝕刻材料。盡管器件隔離層 220 露出的區域被退火, 但是因為退火區域的表面仍然是軟的, 因此退火效果在形成精細或致 密結構方面是不令人滿意的。 結果, 優選的是, 執行用于使這樣的軟結構致密化的附加退火 工序。在該情況下, 可以在諸如潮濕、 干燥和自由基環境等各種環境下執行退火工序。
     換句話說, 在一個實施例中, 在單元區域中形成硬掩模層, 利用該硬掩模層蝕刻外 圍區域中的半導體基板, 從而在單元區域與外圍區域之間產生階高。
     參考圖 1c, 依次沉積多晶硅層 242、 柵極金屬層 244 和氮化物層 246 以形成外圍區 域的柵極。在該情況下, 優選的是, 在柵極金屬層 244 下方形成阻擋金屬層 ( 未示出 )。作 為柵極硬掩模的氮化物層 246 的示例性形成方法包括如下方法 (i) 至 (iv)。在方法 (i) 中, 沉積氮化物層 246 并對其進行 CMP 處理。在方法 (ii) 中, 依次沉積氮化物層和非晶碳 層。在方法 (iii) 中, 依次沉積氮化物層和氧化物層并進行 CMP 處理。在方法 (iv) 中, 依 次沉積氮化物層和氧化物層并進行 CMP 處理, 然后對得到的氮化物層進行濕式蝕刻或類似 處理。 參考圖 1d, 形成僅僅覆蓋外圍區域的柵極區的掩模 ( 未示出 ), 利用該掩模依次蝕 刻氮化物層 246、 柵極金屬層 244 和多晶硅層 242, 從而形成柵極結構 240。
     參考圖 1e, 在位于外圍區域的柵極結構 240 旁側的半導體基板上形成 LDD 區域。 更具體地說, 在半導體基板的位于柵極結構 240 旁側的部分中注入低濃度源極漏極離子, 并且在柵極結構 240 的側壁上形成由氧化物層或氮化物層形成的間隔物 260。 然后, 在位于 柵極結構 240 旁側的半導體基板中注入高濃度源極漏極離子, 以形成 LDD 區域 250。LDD 區 域 250 可以減輕與普通源極 / 漏極結構相關的 SCE 或熱載子問題。另外, 在包括 LDD 區域 250 在內的半導體基板的整個表面上形成薄的氮化物層 265。
     參考圖 1f, 在外圍區域的整個表面上沉積層間絕緣層 270, 從而用層間絕緣層 270 填充不存在柵極結構 240 的空閑空間。在該情況下, 層間絕緣層 270 可以由例如硼磷 硅玻璃 (BPSG)、 旋涂介電層 (SOD, Spin On Dielectric) 或高密度等離子體 (HDP, High DensityPlasma) 材料形成。
     參考圖 1g 和 1h, 在單元區域中形成埋入式柵極。盡管在參考圖 1a 至 1h 所述的示 例性實施例中, 描述的是先形成外圍區域的柵極, 然后形成單元區域的柵極, 但是應該認識 到, 如后面描述的實施例中所示, 可以先形成單元區域的柵極, 然后形成外圍區域的柵極。 在該情況下, 可以如圖 1b 所示形成半導體基板, 如圖 1c 所示沉積外圍區域的柵極材料, 然 后在單元區域中形成埋入式柵極。
     參考圖 1g, 在柵極結構 240 和層間絕緣層 270 形成于外圍區域中的情況下形成溝 槽 142, 該溝槽 142 用于形成單元區域的埋入式柵極。 可以在溝槽 142 的表面上形成柵極氧 化物層 ( 未示出 )。在一個實施例中, 通過低溫等離子工序形成柵極氧化物層, 或者通過單 晶片式自由基氧化工序或干式氧化工序來形成柵極氧化物層, 從而防止外圍區域中包括的 元件的特性劣化。
     在溝槽 142 的底部形成柵極金屬層 146。在一個實施例中, 通過如下方法形成柵 極金屬層 146 : 利用例如化學氣相沉積 (CVD, Chemical Vapor Deposition) 或原子層沉積 (ALD, Atomic LayerDeposition) 工序沉積氮化鈦 (TiN) 層或氮化鎢 (WN) 層, 然后進行 CMP 處理或回蝕處理, 從而使柵極金屬層 146 凹陷至有源區 110 的上表面之下。
     參考圖 1h, 在溝槽 142 內的柵極金屬層 146 上形成覆蓋絕緣層 148。覆蓋絕緣層 148 可以由氮氧化硅 (SiON) 層、 氮化物層、 或氮化物層與氧化物層的組合形成。 當在氧化環 境下執行后續熱處理時, 覆蓋絕緣層 148 可以防止柵極金屬層 146 被氧化或劣化。相應地, 形成埋入式柵極結構, 該埋入式柵極結構包括硬掩模圖案 132、 形成為從硬掩模圖案的上表 面延伸至基板的溝槽、 形成于溝槽中的柵極金屬層 146、 以及填充溝槽的剩余部分的覆蓋絕 緣層 148。在埋入式柵極結構與如下基板表面之間形成階高 : 外圍區域的柵極結構 240 形 成于該基板表面上。
     參考圖 1i, 在包括埋入式柵極的單元區域和包括柵極結構 240 的外圍區域上形成 層間絕緣層 330。參考圖 1j, 同時在單元區域和外圍區域中形成用于將單元區域的單元與 位線硬掩模 340 連接起來的位線 320, 從而使得在單元區域和外圍區域中具有大致相同的 高度 ( 例如, 位線硬掩模 340 的上表面在單元區域和外圍區域中是共面的 )。 在同時形成位 線 320 和位線硬掩模 340 之前, 在單元區域和外圍區域中形成位線觸點插塞 310。 在一個實 施例中, 單元區域的位線觸點插塞 310 可以由多晶硅形成, 外圍區域的位線觸點插塞 310 可 以由金屬層或堆疊結構形成, 在該堆疊結構中, 多晶硅層沉積在金屬層上。 在一個實施例中, 用于形成單元區域的位線觸點插塞 310 的工序包括 : 首先形成 從層間絕緣層的上表面向內延伸的位線觸點孔, 然后在層間絕緣層的整個表面上沉積多晶 硅層從而填充位線觸點孔。在形成于層間絕緣層 330 和位線觸點孔上的多晶硅層上執行回 蝕工序, 從而使得多晶硅層僅僅留在位線觸點孔中, 由此形成位線觸點插塞 310。 然后, 沉積 阻擋金屬層和用于構成位線 320 的鎢 (W) 材料, 并且進行 CMP 處理。鎢 (W) 材料可以通過 CVD 或濺射工序沉積, 從而降低位線的高度, 進而減小寄生電容。
     從上述第一實施例可以看出, 因為蝕刻外圍區域中的半導體基板而在單元區域中 形成階高。結果, 單元區域的埋入式柵極結構可以具有與外圍區域的柵極結構的高度大致 相同或至少相似的高度。 因此, 單元區域的位線的高度與外圍區域的位線的高度非常相似, 從而可以容易地形成單元區域的位線和存儲節點觸點, 并且可以減小寄生電容。
     圖 2a 至 2l 示出根據本發明另一個實施例的半導體器件及其制造方法。在參考圖 2a 至 2l 所示的實施例中, 首先在單元區域的基板中形成連接插塞, 并且在形成外圍區域的 柵極之前形成單元區域的埋入式柵極。 在第二實施例的附圖中, 為了簡單起見, 與第一實施 例的元件相同或相似的元件被省略。
     參考圖 2a, 形成連接插塞層 135, 從而使其僅僅沉積在單元區域中的半導體基板 上。連接插塞層 135 是用于形成位線觸點插塞和存儲節點觸點插塞的導電層, 在一個實施 例中, 連接插塞層 135 包含多晶硅材料。
     然后, 在半導體基板中形成用于限定有源區 110 和 210 的器件隔離層 120 和 220。 可以在形成連接插塞層 135 之前執行形成器件隔離層 120 和 220 的工序。然而, 如果形成 連接插塞層 135 之后形成器件隔離層 120 或 220, 則連接插塞層 135 應該被分開, 以便為各 個有源區 110 或 210 形成分開的連接插塞層。 在一個實施例中, 器件隔離層 220 的深度應該
     大于器件隔離層 120 的深度。可以按照與第一實施例相同的方式執行形成器件隔離層 120 和 220 的工序。
     在單元區域的連接插塞層 135 上形成硬掩模層 132, 利用硬掩模層 132 蝕刻外圍區 域中的半導體基板, 從而在單元區域的上表面 ( 例如有源表面 ) 與外圍區域的上表面 ( 例 如有源表面 ) 之間產生高度差 ( 即階高 )。在該情況下, 可以按照與上面參考圖 1b 所述相 同的方式蝕刻外圍區域中的半導體基板和器件隔離層 220。
     接下來, 依次沉積多晶硅層 242、 柵極金屬層 244 和氮化物層 246 以形成外圍區域 的柵極。在一個實施例中, 在柵極金屬層 244 下方形成阻擋金屬層 ( 未示出 )。可以按照與 上面參考圖 1 所述相同的方式通過下述示例性方法 (i) 至 (iv) 形成圖示的氮化物層 246。 在方法 (i) 中, 沉積氮化物層 246 并對其進行 CMP 處理。在方法 (ii) 中, 依次沉積氮化物 層和非晶碳層。在方法 (iii) 中, 依次沉積氮化物層和氧化物層并進行 CMP 處理。在方法 (iv) 中, 依次沉積氮化物層和氧化物層并進行 CMP 處理, 然后對得到的氮化物層進行濕式 蝕刻或類似處理。
     參考圖 2b, 利用單元區域的柵極金屬層 244 作為蝕刻阻擋層, 例如通過 CMP 或回蝕 工序移除并平坦化氮化物層 246 的上部。然后, 如圖 2c 所示, 例如通過 CMP 工序平坦化或 蝕刻形成于單元區域中的柵極金屬層 244, 從而移除該柵極金屬層 244。在該情況下, 如圖 2c 所示, 位于單元區域的柵極金屬層下方的外圍區域的柵極金屬層 244 留下來。 參考圖 2d, 蝕刻并移除在單元區域中的硬掩模層 132 上形成的多晶硅層 242。與 此同時, 外圍區域中的多晶硅層 242 的一部分也被蝕刻并移除, 外圍區域中被移除的多晶 硅層 242 的這一部分具有與單元區域中被移除的部分等高的上表面。
     參考圖 2e, 蝕刻并移除位于單元區域與外圍區域之間的邊界處的多晶硅層 242 和 柵極金屬層 244。參考圖 2f, 在單元區域和外圍區域中不存在多晶硅層 242 的位置處的半 導體基板上方沉積氮化物層 280。上述移除位于單元區域與外圍區域之間的邊界處的多晶 硅層 242 并在多晶硅層 242 被移除的位置處形成氮化物層 280 的工序使得能夠在將來容易 地圖案化外圍區域的柵極結構, 并且增加了單元區域與外圍區域之間的絕緣程度。
     參考圖 2g, 在單元區域中形成多個埋入式柵極。 更具體地說, 在單元區域的柵極區 中形成預定深度的溝槽 142, 在溝槽 142 的表面上形成柵極氧化物層, 在溝槽 142 中形成柵 極金屬層 146 和覆蓋絕緣層 148。埋入式柵極的材料及其形成工序可以與上面參考圖 1 所 述的相同。
     參考圖 2h, 例如對單元區域中的氮化物層 280 和硬掩模層 132 進行干式蝕刻或濕 式蝕刻, 從而從單元區域中移除氮化物層 280 和硬掩模層 132 并且使連接插塞層 135 露出。 同時, 在諸如墊氧化物層或墊氮化物層等絕緣層形成于連接插塞層 135 上部或下部處的情 況下, 連接插塞層 135 不會露出, 而是隨氮化物層 280 和硬掩模層 132 一起被蝕刻并移除, 并且在蝕刻的位置再次埋入諸如多晶硅等連接插塞材料。此外, 可以在將來蝕刻位線觸點 孔和存儲節點觸點孔時執行上述移除和再次埋入連接插塞材料的工序。
     參考圖 2i, 在具有埋入式柵極的半導體基板上形成掩模圖案 248, 該掩模圖案 248 覆蓋單元區域中的整個表面以及外圍區域中將要形成柵極結構 240( 參考圖 2j) 的表面的 一部分。掩模圖案 248 可以是例如光阻 (photoresist, 又稱為光刻膠或光致抗蝕劑 ) 圖案 或硬掩模圖案。
     參考圖 2j, 利用掩模圖案 248 作為掩模依次蝕刻氮化物層 246、 柵極金屬層 244 和 多晶硅層 242, 從而在外圍區域中形成柵極結構 240, 并且移除掩模圖案 248。在該情況下, 氮化物層 280 的一部分可以留在單元區域與外圍區域之間的邊界處。如上所述, 由于存在 氮化物層 280, 該邊界處不存在用作導電層的多晶硅層, 從而單元區域和外圍區域彼此之間 絕緣。
     參考圖 2k, 形成例如由氧化物層或氮化物層構成的間隔物 260, 以保護外圍區域 中的柵極結構 240 的旁側。在一個實施例中, 可以在外圍區域中與柵極結構 240 相鄰的半 導體基板中形成 LDD 區域 250( 參考圖 1e)。可以按照與上面參考圖 1 所述相同的方式形成 LDD 區域 250。
     參考圖 2l, 移除間隔物 260 的一部分, 在外圍區域中形成用于填充剩余空間的層 間絕緣層 270, 并且通過諸如 CMP 等預定工序平坦化外圍區域。 在該情況下, 層間絕緣層 270 可以由例如硼磷硅玻璃 (BPSG)、 旋涂介電層 (SOD) 或高密度等離子體 (HDP) 材料形成。
     相應地, 對于參考圖 2 所述的實施例, 形成了埋入式柵極結構, 該埋入式柵極結構 包括連接插塞層 135、 形成為從連接插塞層的上表面延伸至基板的溝槽、 形成于溝槽中的柵 極金屬層 146、 以及填充溝槽的剩余部分的覆蓋絕緣層 148。在埋入式柵極結構與如下基板 表面之間形成階高 : 外圍區域的柵極結構 240 形成于該基板表面上。
     盡管在參考圖 2 所述的示例性實施例中, 描述的是先形成單元區域的柵極, 然后 形成外圍區域的柵極, 但是應該認識到, 可以先形成外圍區域的柵極, 然后形成單元區域的 柵極。在該情況下, 可以在圖 2b 至 2h 所示的任何沉積狀態下將外圍區域的柵極材料圖案 化, 形成外圍區域的柵極, 并且最終在單元區域中形成埋入式柵極。
     然后, 形成單元區域與外圍區域上的層間絕緣層、 位線觸點插塞和位線的工序可 以與上面參考圖 1 所述的工序相同。然而, 因為預先在單元區域的埋入式柵極附近形成連 接插塞層 135, 因此當形成位線觸點插塞或存儲節點觸點插塞時, 只需要將觸點孔蝕刻至與 連接插塞層 135 一樣高。因此, 當形成位線觸點插塞或存儲節點觸點插塞時, 可以另外保證 蝕刻裕量。
     在第一實施例中, 單元區域的埋入式柵極和外圍區域的柵極結構形成為具有相同 的高度, 并且單元區域和外圍區域具有相同的位線高度, 從而可以更容易地形成觸點并減 小寄生電容, 在第二實施例中也能實現上述效果。
     圖 3a 至 3b 示出根據本發明另一個實施例的半導體器件及其制造方法。圖 3a 與 圖 2a 對應, 圖 3b 與圖 2l 對應。在參考圖 3 所述的實施例中, 當在單元區域與外圍區域之 間形成階高時, 形成高的連接插塞而不蝕刻基板。在圖 3a 至 3b 中, 為了簡單起見, 與第一 實施例或第二實施例的元件相同或相似的元件被省略。
     參考圖 3a, 形成連接插塞層 135, 從而使其僅僅沉積在單元區域中的半導體基板 上。與參考圖 2 所述類似, 連接插塞層 135 作為導電層, 位線觸點插塞和存儲節點觸點插塞 將形成于該導電層上。在一個實施例中, 連接插塞層 135 包含多晶硅材料。
     圖 3a 所示的連接插塞層 135 比圖 2a 所示的連接插塞層 135 厚。 在一個實施例中, 連接插塞層 135 形成為具有與單元區域的埋入式柵極的厚度相同或相似的厚度, 優選地, 連接插塞層 135 的的厚度為大約 結果, 上述第三實施例可以實現另外的效果 : 即, 不需要為了在單元區域與外圍區域之間形成階高而蝕刻外圍區域中的基板, 因此可以簡化半導體器件的制造工序。與參考圖 2 所述的實施例相似, 形成埋入式柵極結構, 該埋入式柵 極結構包括連接插塞層 135、 形成為從連接插塞層的上表面延伸至基板的溝槽、 形成于溝槽 中的柵極金屬層 146、 以及填充溝槽的剩余部分的覆蓋絕緣層 148。
     后續工序可以與參考圖 1 所示的實施例或圖 2 所示的實施例所述的工序相同。結 果, 如圖 3b 所示, 單元區域的柵極在高度上可以與外圍區域的柵極結構非常相似。因此, 單 元區域的位線的高度與外圍區域的位線的高度大致相同或者至少非常相似, 從而可以在后 面容易地形成觸點, 并且還可以減小寄生電容。
     從上面的描述可以明顯看出, 根據本發明上述實施例的半導體器件及其制造方法 使得單元區域的埋入式柵極結構能夠具有與外圍區域的柵極相同的高度, 可以容易地形成 單元區域的位線和存儲節點觸點, 并且還可以減小寄生電容。
     本發明的上述實施例是示例性的而非限制性的。 各種替代及等同的方式都是可行 的。本發明并不限于本文所述的沉積、 蝕刻、 拋光和圖案化步驟的類型。本發明也不限于任 何特定類型的半導體器件。舉例來說, 本發明可以用于動態隨機存取存儲器 (DRAM) 或非易 失性存儲器。對本發明內容所作的其它增加、 刪減或修改是顯而易見的并且落入所附權利 要求書的范圍內。
     本申請要求 2009 年 12 月 9 日提交的韓國專利申請 No.10-2009-0121764 的優先 權, 該韓國專利申請的全部內容以引用的方式并入本文。

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