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具有抗靜電放電能力的功率半導體器件及制造方法.pdf

摘要
申請專利號:

CN201210559280.0

申請日:

2012.12.20

公開號:

CN103050442B

公開日:

2015.01.07

當前法律狀態:

授權

有效性:

有權

法律詳情: 授權|||實質審查的生效IPC(主分類):H01L 21/822申請日:20121220|||公開
IPC分類號: H01L21/822; H01L27/02 主分類號: H01L21/822
申請人: 杭州士蘭微電子股份有限公司
發明人: 葉俊; 張邵華
地址: 310012 浙江省杭州市黃姑山路4號
優先權:
專利代理機構: 上海思微知識產權代理事務所(普通合伙) 31237 代理人: 鄭瑋
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法律狀態
申請(專利)號:

CN201210559280.0

授權公告號:

103050442B||||||

法律狀態公告日:

2015.01.07|||2013.05.15|||2013.04.17

法律狀態類型:

授權|||實質審查的生效|||公開

摘要

本發明提供一種具有抗靜電放電能力的功率半導體器件的制造方法,包括如下步驟:提供有第一端、第二端和第三端的功率半導體器件,功率半導體器件由元胞陣列排布形成;所述三個端口中的任意一端口或多個端口分別連接一電阻,形成具有抗靜電放電能力的功率半導體器件。本發明還提供一種具有抗靜電放電能力的功率半導體器件。本發明通過功率半導體器件的三個端口中的任一端口或多個端口串聯的電阻作為一種ESD防護組件來提升ESD能力,且串聯電阻的大小通過對被保護器件版圖結構稍作調整就能適應多種等級ESD需求,設計靈活度大。

權利要求書

權利要求書一種具有抗靜電放電能力的功率半導體器件的制造方法,包括如下步驟:
提供有第一端口、第二端口和第三端口的功率半導體器件,所述功率半導體器件由元胞陣列排布形成;
所述三個端口中的任意一端口或多個端口分別連接一電阻,形成具有抗靜電放電能力的功率半導體器件。
如權利要求1所述的具有抗靜電放電能力的功率半導體器件的制造方法,其特征在于,所述功率半導體器件為MOSFET、IGBT、雙極型晶體管中的任意一種或由MOSFET、IGBT和雙極型晶體管衍生出來的功率半導體器件;其中,所述功率半導體器件為MOSFET時,所述MOSFET的第一端口、第二端口和第三端口分別對應柵極端、源極端和漏極端;所述功率半導體器件為IGBT時,所述IGBT的第一端口、第二端口和第三端口分別對應柵極端、發射極端和集電極端;所述功率半導體器件為雙極型晶體管時,所述雙極型晶體管的第一端口、第二端口和第三端口分別對應基極端、發射極端和集電極端。
如權利要求2所述的具有抗靜電放電能力的功率半導體器件的制造方法,其特征在于,所述元胞形成的步驟如下:
提供一外延層;
在所述外延層中形成一第二型輕摻雜區;
在所述外延層上由下至上依次形成柵介質層和第一多晶硅條;
刻蝕所述第一多晶硅條和柵介質層,暴露出所述第二型輕摻雜區;
在所述第二型輕摻雜區中形成一第一型重摻雜區和第二型重摻雜區;
在所述第一型重摻雜區和第二型重摻雜區上形成一重摻雜區短接孔。
如權利要求3所述的具有抗靜電放電能力的功率半導體器件的制造方法,其特征在于,在所述柵介質層上沉積第二多晶硅條,在與所述第一多晶硅條一端連接的第二多晶硅條上設第一端口,所述第一端口以外的第二多晶硅條上形成柵極,所述第二多晶硅條為第一端口連接的電阻,所述第一端口與柵極無直接電氣連接關系。
如權利要求4所述的具有抗靜電放電能力的功率半導體器件的制造方法,其特征在于,根據抗靜電放電能力的需求對所述第二多晶硅條的寬度和/或間距進行調整,確定與所述第一端口連接的電阻的大小。
如權利要求3所述的具有抗靜電放電能力的功率半導體器件的制造方法,其特征在于,所述第一型重摻雜區上設第二端口,所述重摻雜區短接孔上形成源極或發射極,所述第一型重摻雜區和重摻雜區短接孔在所述第二型輕摻雜區中所包圍的區域為第二端口連接的電阻。
如權利要求6所述的具有抗靜電放電能力的功率半導體器件的制造方法,其特征在于,根據抗靜電放電能力的需求調整所述第一型重摻雜區和第二型重摻雜區之間的間距和/或調整所述重摻雜區短接孔和第一型重摻雜區之間的間距,確定與所述第二端口連接的電阻的大小。
如權利要求3所述的具有抗靜電放電能力的功率半導體器件的制造方法,其特征在于,在所述柵介質層上沉積第二多晶硅條,在與所述第一多晶硅條一端連接的第二多晶硅條上設第一端口,所述第一端口以外的第二多晶硅條上形成柵極,所述第二多晶硅條為第一端口連接的電阻,所述第一端口與柵極無直接電氣連接關系;所述第一型重摻雜區上設第二端口,所述重摻雜區短接孔上形成源極或發射極,所述第一型重摻雜區和重摻雜區短接孔在所述第二型輕摻雜區中所包圍的區域為所述第二端口連接的電阻。
如權利要求8所述的具有抗靜電放電能力的功率半導體器件的制造方法,其特征在于,根據抗靜電放電能力的需求調整所述第二多晶硅條的寬度和/或間距,確定與所述第一端口連接的電阻的大小;根據抗靜電放電能力的需求調整所述第一型重摻雜區和第二型重摻雜區之間的間距和/或所述重摻雜區短接孔和第一型重摻雜區之間的間距,確定與所述第二端口連接的電阻的大小。
一種具有抗靜電放電能力的功率半導體器件,包括:
一功率半導體器件,由元胞陣列排布形成;
第一端口、第二端口和第三端口,形成于所述功率半導體器件中;以及
一個或多個電阻,所述三個端口中的任意一端口或多個端口分別連接一所述電阻。
如權利要求10所述的具有抗靜電放電能力的功率半導體器件,其特征在于,所述功率半導體器件為MOSFET、IGBT、雙極型晶體管中的任意一種或由MOSFET、IGBT和雙極型晶體管衍生出來的功率半導體器件;其中,所述功率半導體器件為MOSFET時,所述MOSFET的第一端口、第二端口和第三端口分別對應柵極端、源極端和漏極端;所述功率半導體器件為IGBT時,所述IGBT的第一端口、第二端口和第三端口分別對應柵極端、發射極端和集電極端;所述功率半導體器件為雙極型晶體管時,所述雙極型晶體管的第一端口、第二端口和第三端口分別對應基極端、發射極端和集電極端。
如權利要求11所述的具有抗靜電放電能力的功率半導體器件,其特征在于,所述元胞包括:
一外延層;
一第二型輕摻雜區,形成于所述外延層中;
第一型重摻雜區和第二型重摻雜區,分別形成于所述第二型輕摻雜區中;
重摻雜區短接孔,形成于所述第一型重摻雜區和第二型重摻雜區上;
柵介質層,形成于外延層、緊鄰外延層的第二型輕摻雜區及緊鄰第二型輕摻雜區的部分第一型重摻雜區的表面上;
第一多晶硅條,形成于所述柵介質層上。
如權利要求12所述的具有抗靜電放電能力的功率半導體器件,其特征在于,包括:
第一端口,設置在與所述第一多晶硅條一端連接的第二多晶硅條上,所述第二多晶硅條形成在所述柵介質層上;以及
柵極,形成于所述第一端口以外的第二多晶硅條上,所述第二多晶硅條為第一端口連接的電阻,所述第一端口與柵極無直接電氣連接關系。
如權利要求13所述的具有抗靜電放電能力的功率半導體器件,其特征在于,所述第二多晶硅條具有根據抗靜電放電能力的需求而調整的寬度和/或間距。
如權利要求12所述的具有抗靜電放電能力的功率半導體器件,其特征在于,包括:
第二端口,設置在所述第一型重摻雜區上;以及
源極或發射極,形成于所述重摻雜區短接孔上,所述第一型重摻雜區和重摻雜區短接孔在所述第二型輕摻雜區中所包圍的區域為第二端口連接的電阻。
如權利要求15所述的具有抗靜電放電能力的功率半導體器件,其特征在于,所述第一型重摻雜區和第二型重摻雜區之間具有根據抗靜電放電能力的需求而調整的間距和/或所述重摻雜區短接孔和第一型重摻雜區之間具有根據抗靜電放電能力的需求而調整的間距。
如權利要求12所述的具有抗靜電放電能力的功率半導體器件,其特征在于,包括:第一端口與柵極,所述第一端口設置在與所述第一多晶硅條一端連接的第二多晶硅條上,所述第二多晶硅條形成在所述柵介質層上,所述柵極形成于所述第一端口以外的第二多晶硅條上,所述第二多晶硅條為第一端口連接的電阻,所述第一端口與柵極無直接電氣連接關系;以及第二端口與源極或發射極,所述第二端口設置在所述第一型重摻雜區上,所述源極或發射極形成于所述重摻雜區短接孔上,所述第一型重摻雜區和重摻雜區短接孔在所述第二型輕摻雜區中所包圍的區域為第二端口連接的電阻。
如權利要求17所述的具有抗靜電放電能力的功率半導體器件,其特征在于,所述第二多晶硅條具有根據抗靜電放電能力的需求而調整的寬度和/或間距;所述第一型重摻雜區和第二型重摻雜區之間具有根據抗靜電放電能力的需求而調整的間距和/或所述重摻雜區短接孔和第一型重摻雜區之間具有根據抗靜電放電能力的需求而調整的間距。

說明書

說明書具有抗靜電放電能力的功率半導體器件及制造方法
技術領域
本發明屬于功率半導體器件靜電放電技術領域,尤其涉及一種具有抗靜電放電能力的功率半導體器件及制造方法。
背景技術
靜電放電(Electrostatic Discharge,ESD)是造成大多數電子組件受到破壞的重要因素,為了避免電子組件遭受破壞,電子工程師們想了很多應對策略,其中一個主流思想是對單個器件或者集成電路進行ESD設計,即通過加入ESD防護組件來保護需要被保護的器件或者集成電路。被廣泛采用的ESD防護組件有二極管(Diode)、雙極型晶體管(NPN/PNP)、金屬?氧化物?半導體場效應晶體管(MOSFET)、硅控整流器(SCR)等。
Edward John Coyne等人提出一種靜電防護組件(參見文獻1:Edward JohnCoyne et al,ELECTROSTATIC PROTECTION DEVICE,In May 5,2011,US2011/0101444A1,United States Patent),通過引入縱向NPN作為ESD保護組件,來提高抗ESD能力。另外,Shi?Tron Lin等人提出一種閉合柵MOSFET結構(參見文獻2:Shi?Tron Lin et al,DISTRIBUTED MOSFET STRUCTURE WITHENCLOSED GATE FOR IMPROVED TRANSISTOR SIZE/LAYOUT AREARATIO AND UNIFORM ESD TRIGGERING,In Dec 14,1999,US6,002,156,United States Patent),通過分布的閉合柵MOSFET結構作為ESD防護組件來提高抗ESD能力。然而,這些ESD防護組件的形成相對比較復雜,且需要額外的掩膜版,在提升ESD能力的同時也增加了成本。
因此,需要提出一種新的功率半導體器件,以解決現有技術中ESD防護組件為提高抗ESD能力而需額外增加掩膜版,且形成相對比較復雜的問題。
發明內容
本發明的目的在于提供一種具有抗靜電放電能力的功率半導體器件及制造方法,以便將串聯的電阻作為一種ESD防護組件,來提升ESD能力。
為解決上述問題,本發明提供一種具有抗靜電放電能力的功率半導體器件的制造方法,包括如下步驟:提供有第一端口、第二端口和第三端口的功率半導體器件,所述功率半導體器件由元胞陣列排布形成;所述三個端口中的任意一端口或多個端口分別連接一電阻,形成具有抗靜電放電能力的功率半導體器件。
進一步的,所述功率半導體器件為MOSFET、IGBT、雙極型晶體管中的任意一種或由MOSFET、IGBT和雙極型晶體管衍生出來的功率半導體器件;其中,所述功率半導體器件為MOSFET時,所述MOSFET的第一端口、第二端口和第三端口分別對應柵極端、源極端和漏極端;所述功率半導體器件為IGBT時,所述IGBT的第一端口、第二端口和第三端口分別對應柵極端、發射極端和集電極端;所述功率半導體器件為雙極型晶體管時,所述雙極型晶體管的第一端口、第二端口和第三端口分別對應基極端、發射極端和集電極端。
進一步的,所述元胞形成的步驟如下:提供一外延層;在所述外延層中形成一第二型輕摻雜區;在所述外延層上由下至上依次形成柵介質層和第一多晶硅條;刻蝕所述第一多晶硅條和柵介質層,暴露出所述第二型輕摻雜區;在所述第二型輕摻雜區中形成一第一型重摻雜區和第二型重摻雜區;在所述第一型重摻雜區和第二型重摻雜區上形成一重摻雜區短接孔。
優選的,在所述柵介質層上沉積第二多晶硅條,在與所述第一多晶硅條一端連接的第二多晶硅條上設第一端口,所述第一端口以外的第二多晶硅條上形成柵極,所述第二多晶硅條為第一端口連接的電阻,所述第一端口與柵極無直接電氣連接關系。
進一步的,根據抗靜電放電能力的需求對所述第二多晶硅條的寬度和/或間距進行調整,確定與所述第一端口連接的電阻的大小。
優選的,所述第一型重摻雜區上設第二端口,所述重摻雜區短接孔上形成源極或發射極,所述第一型重摻雜區和重摻雜區短接孔在所述第二型輕摻雜區中所包圍的區域為第二端口連接的電阻。
進一步的,根據抗靜電放電能力的需求調整所述第一型重摻雜區和第二型重摻雜區之間的間距和/或調整所述重摻雜區短接孔和第一型重摻雜區之間的間距,確定與所述第二端口連接的電阻的大小。
優選的,在所述柵介質層上沉積第二多晶硅條,在與所述第一多晶硅條一端連接的第二多晶硅條上設第一端口,所述第一端口以外的第二多晶硅條上形成柵極,所述第二多晶硅條為第一端口連接的電阻,所述第一端口與柵極無直接電氣連接關系;所述第一型重摻雜區上設第二端口,所述重摻雜區短接孔上形成源極或發射極,所述第一型重摻雜區和重摻雜區短接孔在所述第二型輕摻雜區中所包圍的區域為所述第二端口連接的電阻。
進一步的,根據抗靜電放電能力的需求調整所述第二多晶硅條的寬度和/或間距,確定與所述第一端口連接的電阻的大小;根據抗靜電放電能力的需求調整所述第一型重摻雜區和第二型重摻雜區之間的間距和/或所述重摻雜區短接孔和第一型重摻雜區之間的間距,確定與所述第二端口連接的電阻的大小。
根據本發明的另一面,本發明提供一種具有抗靜電放電能力的功率半導體器件,包括:一功率半導體器件,由元胞陣列排布形成;第一端口、第二端口和第三端口,形成于所述功率半導體器件中;以及一個或多個電阻,所述三個端口中的任意一端口或多個端口分別連接一所述電阻。
進一步的,所述功率半導體器件為MOSFET、IGBT、雙極型晶體管中的任意一種或由MOSFET、IGBT和雙極型晶體管衍生出來的功率半導體器件;其中,所述功率半導體器件為MOSFET時,所述MOSFET的第一端口、第二端口和第三端口分別對應柵極端、源極端和漏極端;所述功率半導體器件為IGBT時,所述IGBT的第一端口、第二端口和第三端口分別對應柵極端、發射極端和集電極端;所述功率半導體器件為雙極型晶體管時,所述雙極型晶體管的第一端口、第二端口和第三端口分別對應基極端、發射極端和集電極端。
進一步的,所述元胞包括:一外延層;一第二型輕摻雜區,形成于所述外延層中;第一型重摻雜區和第二型重摻雜區,分別形成于所述第二型輕摻雜區中;重摻雜區短接孔,形成于所述第一型重摻雜區和第二型重摻雜區上;柵介質層,形成于外延層、緊鄰外延層的第二型輕摻雜區及緊鄰第二型輕摻雜區的部分第一型重摻雜區的表面上;第一多晶硅條,形成于所述柵介質層上。
優選的,所述具有抗靜電放電能力的功率半導體器件包括第一端口,設置在與所述第一多晶硅條一端連接的第二多晶硅條上,所述第二多晶硅條形成于所述柵介質層上;以及柵極,形成于所述第一端口以外的第二多晶硅條上,所述第二多晶硅條為第一端口連接的電阻,所述第一端口與柵極無直接電氣連接關系。
進一步的,所述第二多晶硅條具有根據抗靜電放電能力的需求而調整的寬度和/或間距。
優選的,所述具有抗靜電放電能力的功率半導體器件包括第二端口,設置在所述第一型重摻雜區上;以及源極或發射極,形成于所述重摻雜區短接孔上,所述第一型重摻雜區和重摻雜區短接孔在所述第二型輕摻雜區中所包圍的區域為第二端口連接的電阻。
進一步的,所述第一型重摻雜區和第二型重摻雜區之間具有根據抗靜電放電能力的需求而調整的間距和/或所述重摻雜區短接孔和第一型重摻雜區之間具有根據抗靜電放電能力的需求而調整的間距。
優選的,所述具有抗靜電放電能力的功率半導體器件包括第一端口與柵極,所述第一端口設置在與所述第一多晶硅條一端連接的第二多晶硅條上,所述第二多晶硅條形成在所述柵介質層上,所述柵極形成于所述第一端口以外的第二多晶硅條上,所述第二多晶硅條為第一端口連接的電阻,所述第一端口與柵極無直接電氣連接關系;以及第二端口與源極或發射極,所述第二端口設置在所述第一型重摻雜區上,所述源極或發射極形成于所述重摻雜區短接孔上,所述第一型重摻雜區和重摻雜區短接孔在所述第二型輕摻雜區中所包圍的區域為第二端口連接的電阻。
進一步的,所述第二多晶硅條具有根據抗靜電放電能力的需求而調整的寬度和/或間距;所述第一型重摻雜區和第二型重摻雜區之間具有根據抗靜電放電能力的需求而調整的間距和/或所述重摻雜區短接孔和第一型重摻雜區之間具有根據抗靜電放電能力的需求而調整的間距。
與現有技術相比,本發明通過在功率半導體器件的三個端口中的任意一端口或多個端口中引入串聯電阻作為一種ESD防護組件,來提升ESD能力,不僅對提升ESD能力非常有效,且電阻的形成無需額外增加掩膜版和工藝流程,有效降低了成本。同時,電阻大小可通過對被保護器件版圖結構稍作調整,就能適應多種等級ESD需求,設計靈活度大。
附圖說明
圖1為本發明具有抗靜電放電能力的功率半導體器件的制造方法的框架示意圖;
圖2A至圖2C為本發明具有抗靜電放電能力的功率半導體器件的結構示意圖;
圖3至圖5為本發明實施例一中具有抗靜電放電能力的功率半導體器件的柵極端串聯條形電阻形成柵極的圓形陣列版圖結構;
圖6為圖5所示的VDMOS的柵極端串聯條形電阻形成柵極的制造方法的框圖;
圖7為圖6所示的VDMOS的柵極端串聯條形電阻形成柵極的制造方法的測試結果示意圖;
圖8至圖9為本發明實施例二中具有抗靜電放電能力的功率半導體器件的源極端串聯條形電阻形成源極的圓形陣列版圖結構;
圖10為圖8所示的VDMOS的源極端串聯條形電阻形成源極的制造方法的框圖;
圖11為圖10所示的VDMOS的源極端串聯條形電阻形成源極的制造方法的測試結果示意圖;
圖12為本發明實施例三中具有抗靜電放電能力的功率半導體器件的柵極端和源極端同時分別串聯電阻形成柵極和源極的圓形陣列版圖結構;
圖13至圖14為本發明實施例四中具有抗靜電放電能力的功率半導體器件的源極端(或柵極端、源極端同時)串聯方形電阻形成源極(或柵極、源極)的方形陣列版圖結構;
圖15至圖16為本發明實施例五中具有抗靜電放電能力的功率半導體器件源極端(或柵極端、源極端同時)串聯六邊形電阻形成源極(或柵極、源極)的六邊形陣列版圖結構;
圖17至圖18為本發明實施例六中具有抗靜電放電能力的功率半導體器件源極端(或柵極端、源極端同時)串聯六邊形電阻形成源極(或柵極、源極)的方形陣列版圖結構;
圖19至圖20為本發明實施例七中具有抗靜電放電能力的功率半導體器件源極端(或柵極端、源極端同時)串聯圓形電阻形成源極(或柵極、源極)的方形陣列版圖結構;
圖21至圖22為本發明實施例八中具有抗靜電放電能力的功率半導體器件源極端串聯條形電阻形成源極的方形陣列版圖結構。
具體實施方式
為使本發明的上述目的、特征和優點能夠更加明顯易懂,下面結合附圖對本發明的具體實施方式做詳細的說明。
如圖1所示,本發明提供具有抗靜電放電能力的功率半導體器件的制造方法的框圖。圖1的方框中提供一功率半導體器件,所述功率半導體器件由元胞陣列排布形成,所述功率半導體器件有第一端口1’、第二端口2’和第三端口3’。當所述第一端口1’連接一電阻R1、所述第二端口2’連接一電阻R2、所述第三端口3’連接一電阻R3時,則三條電流泄放路徑I、II和III可以分別通過串聯的電阻R1、R2和R3,有效的限制ESD放電瞬時峰值電流并吸收一部分能量,形成具有抗靜電放電能力的功率半導體器件。根據抗ESD防護能力的大小,可以同時分別在所述第一端口、第二端口和第三端口中的任選兩端口分別串聯電阻,或在所述第一端口、第二端口和第三端口中的任選一端口串聯電阻,則每個端口均可以通過對應的電流泄放路徑有效的限制ESD放電瞬時峰值電流并吸收一部分能量。
因此,本發明形成的具有抗靜電放電能力的功率半導體器件包括:一功率半導體器件,由元胞陣列排布形成;第一端口1’、第二端口2’和第三端口3’,形成于所述功率半導體器件;以及一個或多個電阻,所述三個端口中的任意一端口或多個端口分別連接一所述電阻。
進一步的,所述功率半導體器件可以為MOSFET(金屬?氧化物?半導體場效應晶體管)、IGBT(絕緣柵雙極型晶體管)、雙極型晶體管(NPN/PNP)以及由MOSFET、IGBT、雙極型晶體管衍生的其它功率半導體器件。其中,所述功率半導體器件為MOSFET時,所述MOSFET的第一端口1’、第二端口2’和第三端口3’分別對應柵極端、源極端和漏極端;所述功率半導體器件為IGBT時,所述IGBT的第一端口1’、第二端口2’和第三端口3’分別對應柵極端、發射極端和集電極端;所述功率半導體器件為雙極型晶體管時,所述雙極型晶體管的第一端口1’、第二端口2’和第三端口3’分別對應基極端、發射極端和集電極端。
所述元胞形成的過程如下:提供一外延層6,在所述外延層中形成一第二型輕摻雜區5;在所述外延層上由下至上依次形成柵介質層7和第一多晶硅條4;刻蝕所述第一多晶硅條4和柵介質層7,暴露出所述第二型輕摻雜區5;在所述第二型輕摻雜區5中形成一第一型重摻雜區3A和第二型重摻雜區3B;在所述第一型重摻雜區3A和第二型重摻雜區3B上形成一重摻雜區短接孔3C。
因此,本發明形成的具有抗靜電放電能力的功率半導體器件中,所提供的所述元胞包括:一外延層6;一第二型輕摻雜區5,形成于所述外延層中6;一第一型重摻雜區3A和第二型重摻雜區3B,分別形成于所述第二型輕摻雜區5中;一重摻雜區短接孔3C,形成于所述第一型重摻雜區3A和第二型重摻雜區3B上;柵介質層7,形成于所述外延層6、緊鄰外延層6的第二型輕摻雜區5及緊鄰第二型輕摻雜區5的部分第一型重摻雜區3A的表面上;第一多晶硅條4,形成于所述柵介質層7上。
若在所述柵介質層7上沉積第二多晶硅條4’,則在所述第二多晶硅條4’上設第一端口1’,在所述第一端口1’以外的第二多晶硅條4’上形成柵極1,所述第二多晶硅條4’為第一端口連接的電阻R1,所述第一端口1’與柵極1無直接電氣連接關系,如圖2A所示。此時,根據抗靜電放電能力的需求對所述第二多晶硅條4’的寬度和/或間距進行調整,可以確定與所述第一端口1’連接的電阻R1的大小。
因此,本發明形成的具有抗靜電放電能力的功率半導體器件包括:第一端口1’,設置在一第二多晶硅條4’上,所述第二多晶硅條4’形成在所述柵介質層7上;以及柵極1,形成于所述第一端口1’以外的第二多晶硅條4’上,所述第二多晶硅條4’為所述電阻R1,所述第一端口1’與柵極1無直接電氣連接關系。所述第二多晶硅條4’具有根據抗靜電放電能力的需求而調整的寬度和/或間距。
若在所述第一型重摻雜區3A上設第二端口2’,在所述重摻雜區短接孔3C上形成源極或發射極2,則所述第一型重摻雜區3A和重摻雜區短接孔3C在所述第二型輕摻雜區5中所包圍的區域為第二端口2’連接的電阻R2(如圖2B或2C所示),所述電阻R2可以為N型輕摻雜電阻或P型輕摻雜電阻。所述N型輕摻雜電阻或P型輕摻雜電阻形成原理如下:當所述第一型重摻雜區為n+型摻雜,所述第二型重摻雜區為p+型摻雜,所述電阻R2為P型輕摻雜電阻;當所述第一型重摻雜區為p+型摻雜,所述第二型重摻雜區為n+型摻雜,所述電阻R2為N型輕摻雜電阻。此時,根據抗靜電放電能力的需求調整所述第一型重摻雜區3A和第二型重摻雜區3B之間的間距D1和/或調整所述重摻雜區短接孔3C和第一型重摻雜區3A之間的間距D2,確定與所述第二端口2’串聯的電阻R2的大小。其中,圖2B與圖2C的區別在于,圖2B關于所述第一型重摻雜區3A是不對稱結構,則形成的功率半導體器件為單邊溝道,功率半導體器件的EAS(單脈沖雪崩能量)特性和關態泄露電流較小,所述第二端口2’和源極或發射極2之間串聯電阻為R2;而圖2C關于所述第一型重摻雜區3A是對稱結構,則形成的功率半導體器件為雙邊溝道,功率半導體器件的開態電流較大,所述第二端口2’和源極或發射極2之間串聯電阻為R2/2,這是左右二邊對稱結構并聯的結果。
因此,本發明形成的具有抗靜電放電能力的功率半導體器件包括:第二端口2’,設置在所述第一型重摻雜區3A上;以及源極或發射極2,形成于所述重摻雜區短接孔3C上,所述第一型重摻雜區3A和重摻雜區短接孔3C在所述第二型輕摻雜區5中所包圍的區域為第二端口2’連接的電阻R2。所述第一型重摻雜區3A和第二型重摻雜區3B之間具有根據抗靜電放電能力的需求而調整的間距D1和/或所述重摻雜區短接孔3C和第一型重摻雜區3A之間具有根據抗靜電放電能力的需求而調整的間距D2。
同理,可在所述元胞上形成第三端口3’以及相應的漏極或集電極,在所述第三端口3’和所述漏極或集電極3之間可以形成R3,所述電阻R3也可以為N型輕摻雜電阻或P型輕摻雜電阻。同樣可以根據抗靜電放電能力的需求調整與所述第三端口3’連接的電阻R3的大小。
若同時在第一端口1’和第二端口2’上串聯電阻,則在所述第二多晶硅條4’上設第一端口1’,在所述第一端口1’以外的第二多晶硅條4’上形成柵極1,所述第二多晶硅條4’為第一端口連接的電阻R1,所述第一端口1’與柵極1無直接電氣連接關系,如圖2A所示。此時,根據抗靜電放電能力的需求對所述第二多晶硅條4’的寬度和/或間距進行調整,可以確定與所述第一端口1’連接的電阻R1的大小。同時按照上述方法在所述第一型重摻雜區3A上設第二端口2’,在所述重摻雜區短接孔3C上形成源極或發射極2的方式形成具有抗靜電放電能力的功率半導體器件。
參見圖3?22,本發明還提供一種元胞結構的制造方法,多個所述元胞排列形成元胞陣列結構而形成功率半導體器件,所述功率半導體器件有第一端口、第二端口和第三端口,所述三個端口中的任意一端口或多個端口分別連接一電阻,以所述功率半導體器件是MOSFET為例,通過不同實施例詳細說明本發明如何通過串聯電阻作為一種ESD防護組件來提升ESD能力的。
實施例一
圖3至圖5所示為本發明提供具有抗靜電放電能力的功率半導體器件的柵極端串聯條形電阻形成柵極的圓形陣列版圖結構。
如圖3至圖5所示,每個所述元胞8形成的步驟如下:提供一外延層(圖中未示,請參見圖2A至圖2C中的標示6);在所述外延層中形成一第二型輕摻雜區(圖中未示,請參見圖2A至圖2C中的標示5);在所述外延層上由下至上依次形成柵介質層(圖中未示,請參見圖2A至圖2C中的標示7)和第一多晶硅條4;刻蝕所述第一多晶硅條4和柵介質層,暴露出所述第二型輕摻雜區;在所述第二型輕摻雜區中分別形成第一型重摻雜區3A和第二型重摻雜區3B;在所述第一型重摻雜區3A和第二型重摻雜區3B上形成一重摻雜區短接孔3C;通過所述元胞8排列形成元胞陣列結構而形成功率半導體器件。
所述元胞8可以為條形、方形、六邊形或圓形。通過不同形狀的所述元胞8的不同排布可以形成不同的陣列結構,例如條形元胞可以形成方形陣列或圓形陣列;方形元胞可以形成方形陣列;六邊形元胞可以形成方形陣列或六邊形陣列;圓形元胞可以形成方形陣列等,具體內容請參見后續實施例的分析說明。因此,所述元胞陣列結構可以為圓形陣列、方形陣列和六邊形陣列。本實施例中,所述元胞8為條形,形成的所述元胞陣列結構為圓形陣列。
在所述元胞陣列結構中的所述柵介質層上再做可匹配所述元胞結構形狀的第二多晶硅條4’,在與所述第一多晶硅條4的一端連接的第二多晶硅條4’上引出所述功率半導體器件的柵極端(第一端口1’),所述第二多晶硅條的另一端引出所述功率半導體器件的柵極1,由此所述第二多晶硅條4’成為第一端口連接的電阻R1。
如所述元胞8采用條形時,所述第二多晶硅條4’也采用條形。所述第二多晶硅條4’的寬度2B及間距2A均可以調整,如圖3所示,所述第二多晶硅條4’的寬度2B較窄、間距2A較寬;如圖4所示,所述第二多晶硅條4’的寬度2B較寬、間距2A較窄;如圖5所示,所述第二多晶硅條4’的寬度2B及電阻間距2A均較窄。因此,根據抗靜電放電能力的需求,改變所述第二多晶硅條4’的寬度2B以及間距2A,可以調整所述電阻R1的大小。圖3至圖5的版圖結構對應圖2B所示的具有抗靜電放電能力的功率半導體器件的制造方法的結構示意圖。
具體見n溝道VDMOS柵極端串聯電阻的分析:如圖6所示,本發明提供的一種600V/30mA n?channel(n溝道)的VDMOS(垂直雙擴散功率場效應晶體管)的制造方法的框圖,柵極端G串聯了由第二多晶硅條4’形成的電阻RG,其版圖結構如圖5所示,本實施例中1A是柵極接觸區;柵極端和柵極1之間串聯的是電阻RG;2A是由條形的第二多晶硅條4’形成的電阻RG的電阻間距,值為6um;2B是由條形的第二多晶硅條4’形成的電阻RG的電阻寬度,值為4um。改變所述電阻RG的電阻間距2A與電阻寬度2B,即可改變所述電阻RG的電阻。所述第一型重摻雜區3A是n+源區,所述第二型重摻雜區3B是p+接觸區。
最終ESD防護組件的測試結果如圖7所示,當RG=20Ω時,ESD低于100V,而所述電阻RG的電阻大小改為RG=1.5K時,ESD過300V,明顯提高了抗ESD能力。
實施例二
圖8至圖9所示為本發明具有抗靜電放電能力的功率半導體器件的源極端串聯條形電阻形成源極的圓形陣列版圖結構。
如圖8和9所示,每個所述元胞8形成的步驟如下:提供一外延層(圖中未示,請參見圖2A至圖2C中的標示6);在所述外延層中形成一第二型輕摻雜區(圖中未示,請參見圖2A至圖2C中的標示5);在所述外延層上由下至上依次形成柵介質層(圖中未示,請參見圖2A至圖2C中的標示7)和第一多晶硅條4;刻蝕所述第一多晶硅條4和柵介質層,暴露出所述第二型輕摻雜區;在所述第二型輕摻雜區中分別形成第一型重摻雜區3A和第二型重摻雜區3B;在所述第一型重摻雜區3A和第二型重摻雜區3B上形成一重摻雜區短接孔3C;通過所述元胞8排列形成元胞陣列結構而形成功率半導體器件;其中,所有所述元胞8中的第一型重摻雜區3A和重摻雜區短接孔3C在所述第二型輕摻雜區5中所包圍的區域為第二端口2’連接的電阻R2。
因此,本發明形成一種元胞結構,每個所述元胞8包括:一外延層;一第二型輕摻雜區,形成于所述外延層中;第一型重摻雜區3A和第二型重摻雜區3B,分別形成于所述第二型輕摻雜區中;重摻雜區短接孔3C,形成于所述第一型重摻雜區3A和第二型重摻雜區3B上;柵介質層,形成于外延層、緊鄰外延層的第二型輕摻雜區及緊鄰第二型輕摻雜區的部分第一型重摻雜區3A的表面上;多晶硅條4,形成于所述柵介質層上;其中,所有所述元胞8中的第一型重摻雜區3A和重摻雜區短接孔3C在所述第二型輕摻雜區中所包圍的區域為第二端口2’連接的電阻R2。
而源極端(第二端口2’)形成的步驟如下:將所有所述元胞中的第一型重摻雜區3A全部連接,在一個所述元胞的第一型重摻雜區3A上設第二端口2’,并將所有所述元胞中的重摻雜區短接孔3C全部連接后,在另一個所述元胞的重摻雜區短接孔3C上形成源極。
所述元胞8可以為條形、方形、六邊形或圓形。而所述元胞陣列結構可以為圓形陣列、方形陣列和六邊形陣列。本實施例中,所述元胞8為條形,形成的所述元胞陣列結構為圓形陣列。不同形狀的所述元胞8通過不同排布可以形成不同的陣列結構,具體內容請參見后續實施例的分析說明。
在所述元胞中的第一型重摻雜區3A和第二型重摻雜區3B之間具有間距D1,可直接調整間距D1或間接改變所述第一型重摻雜區3A和第二型重摻雜區3B之間的寬度來調整兩者之間的間距D1,從而決定與所述源極端2’連接的電阻R2的大小;或是調整所述重摻雜區短接孔3C和第一型重摻雜區3A之間的間距D2,來決定與所述源極端2’連接的電阻R2的大小,所述電阻R2為N型輕摻雜電阻或P型輕摻雜電阻。圖8至圖9的版圖結構對應圖2B所示的具有抗靜電放電能力的功率半導體器件的結構示意圖。
具體見n溝道VDMOS源極端串聯電阻的分析:如圖10所示,本發明提供的一種600V/30mA n?channel VDMOS的制造方法的框圖,在源極端S串聯了一電阻RS,其版圖結構如圖8所示,本實施例中源極端2’和源極或發射極2之間串聯的“S型”的電阻RS為P型輕摻雜電阻;所述第一型重摻雜區3A是n+源區,其劑量為1E16cm?2;所述第二型重摻雜區3B是p+接觸區,其劑量為2E15cm?2;所述第二型輕摻雜區是p?區,其劑量為3E13cm?2;所述重摻雜區短接孔3C是源極接觸區,其寬度為4um。
例如,通過調整所述重摻雜區短接孔3C和第一型重摻雜區3A之間的間距D2,來決定所述功率半導體器件源極端2’和源極或發射極2之間串聯電阻的大小的方法如下:圖8中所示的源極端接觸區3C較窄,而圖9中所示的源極端接觸區3C較寬,因此,當所述第二型重摻雜區3B寬度不變時,由于所述重摻雜區短接孔3C形成在所述第二型重摻雜區3B上,通過間接改變所述重摻雜區短接孔3C和第一型重摻雜區3A之間的寬度,可以改變所述第一型重摻雜區3A與重摻雜區短接孔3C之間的間距,以達到調整與所述源極端2’連接的電阻RS大小的目的。
同理,所述功率半導體器件漏極端和漏極或集電極之間串聯電阻R3的大小亦可以通過本實施例二類似的方法實現,在此不再一一贅述。
最終ESD防護組件的測試結果如圖11所示,當RS=0.7K時,ESD低于100V,而所述電阻RS的大小改為RS=1.4K時,ESD過300V,明顯提高了抗ESD能力。
實施例三
圖12所示的實施例與實施例一和二的區別在于提供一種具有抗靜電放電能力的功率半導體器件的柵極端和源極端分別同時串聯電阻形成柵極和源極的圓形陣列版圖結構。
在本實施例中,可將實施例一進行變化后和實施例二的版圖結構進行結合,形成圖12。對所述實施例一進行變化的內容如下:在所述第二多晶硅條4’上設第一端口1’,在所述第一端口1’以外的第二多晶硅條4’上形成柵極1,所述第二多晶硅條4’為第一端口連接的電阻R1,所述第一端口1’與柵極1無直接電氣連接關系。然后,可以按照實施例一的方式調整與所述柵極端串聯的電阻R1的大小,以及按照實施例二的方式調整與所述源極端串聯的電阻R2的大小,在此不再一一贅述。
實施例四
圖13至圖14所示的實施例與實施例一或實施例二的區別在于提供一種具有抗靜電放電能力的功率半導體器件的源極端(或柵極端、源極端同時)串聯電阻形成的方形陣列版圖結構。
在本實施例中,每個所述元胞8為方形,所述元胞8重復拼接分布,形成的所述元胞陣列結構為方形陣列版圖結構。
若需要與所述源極端串聯電阻,可按照實施例二的方法形成所述源極端和源極,如圖13所示,所述第二型重摻雜區3B較窄,如圖14所示,所述第二型重摻雜區3B較寬,按照實施例二的方式改變所述第一型重摻雜區3A和第二型重摻雜區3B之間的間距D1,從而可以調整與所述源極端串聯的電阻R2的大小。
若還需要與所述柵極端串聯電阻,先在每個所述元胞形成陣列的周圍形成一方形環狀的第二多晶硅條4’(未標示),并可按照實施例一的方法在所述功率半導體器件上形成的柵極端和柵極之間形成電阻R1,并調整與所述柵極端串聯的電阻R1的大小。
實施例五
圖15至圖16所示的實施例與實施例四的區別在于提供一種具有抗靜電放電能力的功率半導體器件的源極端(或柵極端、源極端同時)串聯電阻形成的六邊形陣列版圖結構。
本實施例中,所述元胞8為六邊形,所述元胞8重復拼接分布,形成的所述元胞陣列結構為六邊形陣列版圖結構。其中,圖15和圖16截取了所述元胞陣列結構為六邊形陣列版圖結構的局部。
若需要與所述源極端串聯電阻,可按照實施例二的方法形成所述源極端和源極,如圖15所示,所述第二型重摻雜區3B較窄,如圖16所示,所述第二型重摻雜區3B較寬,按照實施例二的方式改變所述第一型重摻雜區3A和第二型重摻雜區3B之間的間距D1,從而可以調整與所述源極端串聯的電阻R2的大小。
若還需要與所述柵極端串聯電阻,先在每個所述元胞形成胞陣列的周圍形成一六邊形環狀的第二多晶硅條4’(未標示),并可按照實施例一的方法在所述功率半導體器件上形成的柵極端和柵極之間形成電阻R1,并調整與所述柵極端串聯的電阻R1的大小。
實施例六
圖17至圖18所示的實施例與實施例四的區別在于提供一種具有抗靜電放電能力的功率半導體器件的源極端(或柵極端、源極端同時)串聯電阻形成的方形陣列版圖結構。
本實施例中,所述元胞8為六邊形,則所述元胞8重復拼接分布,形成的所述元胞陣列結構為方形陣列版圖結構。
若需要與所述源極端串聯電阻,可按照實施例二的方法形成所述源極端和源極,如圖17所示,所述第二型重摻雜區3B較寬,如圖18所示,所述第二型重摻雜區3B較窄,按照實施例二的方式改變所述第一型重摻雜區3A和第二型重摻雜區3B之間的間距D1,從而可以調整與所述源極端和源極或發射極串聯的電阻R2的大小。
若還需要與所述源極端串聯電阻,先在每個所述元胞形成陣列的周圍形成一方形環狀的第二多晶硅條4’(未標示),并可按照實施例一的方法在所述功率半導體器件上形成的柵極端和柵極之間形成電阻R1,并調整與所述柵極端串聯的電阻R1的大小。
實施例七
圖19至圖20所示的實施例與實施例四的區別在于提供一種具有抗靜電放電能力的功率半導體器件的源極端(或柵極端、源極端同時)串聯電阻形成的方形陣列版圖結構。
本實施例中,所述元胞8為圓形,所述元胞8重復拼接分布,形成的所述元胞陣列結構為方形陣列版圖結構。
若需要與所述源極端串聯電阻,可按照實施例二的方法形成所述源極端和源極,如圖19所示,所述第二型重摻雜區3B較寬,如圖20所示,所述第二型重摻雜區3B較窄,按照實施例二的方式改變所述第一型重摻雜區3A和第二型重摻雜區3B之間的間距D1,從而可以調整與所述源極端串聯的電阻R2的大小。
若還需要與所述柵極端串聯電阻,先在每個所述元胞形成陣列的周圍形成一圓形環狀的第二多晶硅條4’(未標示),并可按照實施例一的方法在所述功率半導體器件上形成的柵極端和柵極之間形成電阻R1,并調整與所述柵極端串聯的電阻R1的大小。
實施例八
圖21至圖22所示的實施例與實施例二的區別在于提供一種具有抗靜電放電能力的功率半導體器件的源極端串聯條形電阻形成源極的版圖結構的另一種畫法,與實施例二中的圖8和圖9提供的版圖結構為圓形陣列類似,本實施例提供的版圖結構為方形陣列版圖結構,其中圖21是圖2B示意圖的單邊溝道的版圖結構;圖22是圖2C示意圖的雙邊溝道的版圖結構。因此,本實施例提供的版圖結構的其余內容請參見實施例二的內容,在此不再一一贅述。
本說明書中各個實施例采用遞進的方式描述,每個實施例重點說明的都是與其他實施例的不同之處,各個實施例之間相同相似部分互相參見即可。對于實施例公開的系統而言,由于與實施例公開的方法相對應,所以描述的比較簡單,相關之處參見方法部分說明即可。
專業人員還可以進一步意識到,結合本文中所公開的實施例描述的各示例的單元及算法步驟,能夠以電子硬件、計算機軟件或者二者的結合來實現,為了清楚地說明硬件和軟件的可互換性,在上述說明中已經按照功能一般性地描述了各示例的組成及步驟。這些功能究竟以硬件還是軟件方式來執行,取決于技術方案的特定應用和設計約束條件。專業技術人員可以對每個特定的應用來使用不同方法來實現所描述的功能,但是這種實現不應認為超出本發明的范圍。
顯然,本領域的技術人員可以對發明進行各種改動和變型而不脫離本發明的精神和范圍。這樣,倘若本發明的這些修改和變型屬于本發明權利要求及其等同技術的范圍之內,則本發明也意圖包括這些改動和變型在內。

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具有 抗靜電 放電 能力 功率 半導體器件 制造 方法
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