• / 20
  • 下載費用:30 金幣  

包含應力松弛間隙以提升芯片封裝交互作用的穩定性的半導體設備.pdf

摘要
申請專利號:

CN200980133562.0

申請日:

2009.08.28

公開號:

CN102132406B

公開日:

2015.01.07

當前法律狀態:

授權

有效性:

有權

法律詳情: 授權|||實質審查的生效IPC(主分類):H01L 23/58申請日:20090828|||公開
IPC分類號: H01L23/58; H01L21/768; H01L23/522 主分類號: H01L23/58
申請人: 先進微裝置公司
發明人: M·格里伯格; M·U·萊爾
地址: 美國加利福尼亞州
優先權: 2008.08.29 DE 102008044984.9; 2009.07.22 US 12/507,348
專利代理機構: 北京戈程知識產權代理有限公司 11314 代理人: 程偉;靳強
PDF完整版下載: PDF下載
法律狀態
申請(專利)號:

CN200980133562.0

授權公告號:

102132406B||||||

法律狀態公告日:

2015.01.07|||2011.08.31|||2011.07.20

法律狀態類型:

授權|||實質審查的生效|||公開

摘要

通過將單個芯片區域分為多個獨立子區域(以一個或多個應力松弛區280a、280b為基礎分為200a、200b、200c)可降低在復雜集成電路運行期間該子區域的各區域中的熱誘導應力,從而提升包括低k介電材料或超低介電常數(ULK)材料的復雜金屬化系統的總體可靠性。因此,與現有技術相比,本發明可結合半導體芯片(200)橫向尺寸的增加使用大量堆迭金屬化層。

權利要求書

1: 一種半導體設備, 包括 : 多個電路元件, 形成在半導體材料中或半導體材料上方 ; 金屬化系統, 形成在該多個電路元件上方, 該金屬化系統包括一個或多個金屬化層以 及用以連接封裝基板的最外接觸層 ; 以及 應力松弛區, 至少設在該金屬化系統中, 該應力松弛區將該金屬化系統至少分為第一 部分和第二部分, 該應力松弛區包括金屬導線部分, 其位在該一個或多個金屬化層的至少 其中一個中, 用以電性連接該第一部分和該第二部分。
2: 如權利要求 1 所述的半導體設備, 其中, 該應力松弛區延伸至該基板內。
3: 如權利要求 2 所述的半導體, 其中, 該應力松弛區延伸穿過該基板。
4: 如權利要求 1 所述的半導體, 其中, 該應力松弛區包括填充材料, 其熱膨脹系數不同 于該半導體材料的熱膨脹系數。
5: 如權利要求 1 所述的半導體設備, 其中, 該填充材料的熱膨脹系數大體等于該封裝 基板的熱膨脹系數。
6: 如權利要求 1 所述的半導體設備, 其中, 該應力松弛區至少將該金屬化系統劃分為 三個部分或更多個部分, 其中, 該三個部分或更多個部分的至少其中一些部分通過該一個 或多個金屬化層的一條或多條金屬導線電性連接。
7: 如權利要求 1 所述的半導體設備, 還包括通過凸塊結構連接該最外接觸層的該封裝 基板。
8: 如權利要求 1 所述的半導體設備, 其中, 該一個或多個金屬化層的至少其中一個包 括介電材料, 其介電常數約為 3.0 或以下。
9: 如權利要求 1 所述的半導體設備, 其中, 該應力松弛區的寬度在約 1μm 至 50μm 的 范圍內。
10: 如權利要求 1 所述的半導體設備, 其中, 該金屬導線部分代表非線性導線部分。
11: 如權利要求 1 所述的半導體設備, 其中, 所述電路元件的至少其中一些的關鍵尺寸 約為 50 納米或以下。
12: 一種半導體設備, 包括 : 多個晶體管元件, 形成在半導體材料中或半導體材料上方 ; 多個堆迭金屬化層, 所述金屬化層的至少其中一層包括金屬導線, 其形成在低 k 介電 材料中 ; 以及 膨脹間隙, 延伸穿過該多個堆迭金屬化層的各層, 該膨脹間隙延伸至該半導體材料中。
13: 如權利要求 12 所述的半導體設備, 還包括金屬導線部分, 其延伸穿過位在所述金 屬化層的至少其中一些中的該膨脹間隙。
14: 如權利要求 13 所述的半導體設備, 其中, 該金屬導線部分為非線性, 以適應該膨脹 間隙的寬度變化。
15: 如權利要求 12 所述的半導體設備, 其中, 該膨脹間隙包括填充材料, 其熱膨脹系數 不同于該基板的熱膨脹系數。
16: 如權利要求 15 所述的半導體設備, 其中, 該填充材料為有機材料。
17: 如權利要求 12 所述的半導體設備, 其中, 該膨脹間隙延伸穿過該基板。
18: 如權利要求 12 所述的半導體設備, 其中, 該多個晶體管元件的至少其中一些的最 2 小關鍵設計尺寸約為 50 納米或以下。
19: 一種半導體設備的形成方法, 該方法包括 : 在包括多個晶體管元件的半導體層上方形成一個或多個金屬化層 ; 以及 形成至少一溝道延伸穿過該一個或多個金屬化層的至少其中一個, 該溝道將該一個或 多個金屬化層的該至少其中一個分為第一部分和第二部分。
20: 如權利要求 19 所述的方法, 其中, 形成該一個或多個金屬化層包括提供非線性金 屬導線部分, 其位在該一個或多個金屬化層的該至少其中一個中, 且其中, 該非線性金屬導 線部分延伸穿過該溝道。
21: 如權利要求 20 所述的方法, 還包括使用填充材料填充該溝道, 該填充材料的熱膨 脹系數不同于該基板的熱膨脹系數。
22: 如權利要求 20 所述的方法, 其中, 所形成的該溝道延伸穿過該一個或多個金屬化 層的各層。
23: 如權利要求 22 所述的方法, 其中, 在形成該一個或多個金屬化層的最后一層之后 形成該溝道。
24: 如權利要求 22 所述的方法, 其中, 所形成的該溝道延伸至基板中, 該半導體層形成 在該基板上。
25: 如權利要求 22 所述的半導體設備, 還包括在該多個晶體管元件中識別第一功能組 和第二功能組, 其中, 該第一功能組通過該第一部分電性連接, 而該第二功能組通過該第二 部分電性連接。

說明書


包含應力松弛間隙以提升芯片封裝交互作用的穩定性的半 導體設備

    技術領域 一般而言, 本發明涉及集成電路的制造, 且尤其涉及用以降低因芯片與封裝之間 的熱失配 (thermal mismatch) 引起的芯片 - 封裝交互作用 (interaction) 的技術。
     背景技術 半導體設備通常形成在大體呈圓盤形并由任意適當材料制成的基板上。 在目前情 況下以及可預見的未來, 包含高度復雜電子電路的大多數半導體設備都將以硅為基礎進行 制造, 從而使硅基板以及含硅基板, 例如絕緣體上硅 (silicon on insulator ; SOI) 基板, 成為形成如微處理器、 SRAM、 ASIC( 專用集成電路 ; application specific IC)、 片上系統 (system on chip ; SoC) 等半導體設備的可行基礎材料。各集成電路呈陣列式排列在晶片 (wafer) 上, 其中, 除光刻 (photolithography) 工藝、 測試 (metrology) 工藝以及在基板切 單 (dicing) 后各獨立設備的封裝外, 大多數制造步驟針對基板上的全部芯片區同時執行, 所述制造步驟可涉及復雜集成電路中的數百個以上的獨立工藝步驟。因此, 經濟制約因素 促使半導體生產商不斷增加基板尺寸, 以增加用于生產實際半導體設備的可用面積并因此 提高生產良率 (yield)。
     除增加基板面積外, 同樣重要的是在給定的基板尺寸下優化基板面積的使用, 以 盡可能將更多的基板面積用于半導體設備和 / 或用于工藝控制的測試結構。為了在給定 的基板尺寸下最大化可用表面積, 電路元件的特征尺寸在不斷縮小。由于高度復雜半導 體設備的特征尺寸的持續縮小需求, 結合低 k 介電材料的銅已成為形成所謂互連結構中 頻繁使用的替代物, 所述互連結構包括金屬導線層 (metal line layer) 和中間通孔層 (intermediate via layer), 包含作為層內連接的金屬導線以及作為層間連接的通孔, 其 通常連接獨立電路元件, 以提供必要的集成電路功能。多個金屬導線層和通孔層通常需 要彼此堆迭以實現在考慮中的電路設計的所有內部電路元件和 I/O( 輸入 / 輸出 ; input/ output)、 電源以及接地墊之間的連接。
     對于極端規模集成電路, 信號傳輸延遲不再受例如場效應晶體管等電路元件的限 制, 但由于電路元件密度的增加需要更多數量的電性連接, 因而信號傳輸延遲受金屬導線 接近程度的限制, 因為導線到導線的電容 (line-to-line capacitance) 增加以及因導線橫 截面積縮小而導致導線的導電性降低。因此, 將例如二氧化硅 (k > 3.6) 和氮化硅 (k > 5) 等傳統介質替換為具有更低介電常數的介電材料, 亦即介電常數為 3 或以下的低 k 介質。 不 過, 低 k 材料的密度和機械穩定性或強度可能大大低于二氧化硅和氮化硅等良好認可的介 質。 因此, 在形成金屬化系統期間以及任意后續集成電路制造工藝期間, 生產良率可能取決 于例如低 k 介電層等敏感介電材料的機械特性及其與其他材料的黏附性。
     除所述介電常數為 3.0 或以下的改進介電材料的機械穩定性降低的問題外, 因不 同材料的相應熱膨脹的熱失配引起的芯片與封裝之間的交互作用使得在復雜半導體設備 運行期間, 設備可靠性可受到所述材料的設置的影響。例如, 在復雜集成電路制造期間, 可
     使用接觸技術連接封裝載體與芯片, 即現有的倒裝芯片 (flip chip) 封裝技術。在成熟的 引線鍵合 (wire bonding) 技術中, 可在芯片的最外金屬層的周邊設置適當的接觸墊, 其可 通過通孔連接至該封裝的相應終端, 與引線鍵合技術相反, 在倒裝芯片技術中, 可在最外金 屬化層上形成凸塊結構 (bump structure), 該凸塊結構由例如焊錫材料構成, 與該封裝的 各接觸墊接觸。因此, 該凸塊材料經回焊 (reflow) 后, 可在最外金屬層與該封裝載體的接 觸墊之間建立可靠的電性和機械連接。這樣, 可在該最外金屬層的全部芯片區提供大量的 具有降低的接觸電阻和寄生電容的電性連接, 從而提供例如 CPU、 存儲的存儲器等復雜集成 電路所需的 IO( 輸入 / 輸出 ) 功能。在連接凸塊結構與封裝載體的相應工藝程序期間, 可 向復合設備施加一定程度的壓力和 / 或熱量, 以在芯片上的各凸塊與封裝基板上的凸塊或 墊之間建立可靠的連接。不過, 熱或機械誘導應力 (induced stress) 還可作用在下層金 屬化層, 所述下層金屬化層通常可包含低 k 介質或超低 k(ULK) 介電材料, 由于其機械穩定 性以及與其他材料的黏附力低, 因此, 由所述敏感材料脫層 (delamination) 而造成缺陷的 概率大大增加。而且, 由于在復雜集成電路的批量生產 (volume production) 中, 經濟制約 因素通常要求封裝使用專門的基板材料, 例如有機材料, 與硅芯片相比, 其通常可具有不同 的導熱性和熱膨脹系數, 因此, 在附著至相應封裝基板的半導體設備成品運行期間, 基于硅 的半導體芯片與封裝基板的熱膨脹行為中的嚴重失配可導致發生顯著的機械應力。因此, 可使該金屬化系統過早失效, 后面將參照圖 1a 和圖 1b 進行詳細描述。
     圖 1a 示意顯示為集成電路 150 的剖視圖, 該集成電路 150 包括通過凸塊結構 160 與封裝基板 170 連接的半導體管芯或芯片 100, 其中, 封裝基板 170 大體由有機材料構成, 例 如適當的聚合物材料等。半導體芯片 100 通常可包括基板 101, 例如硅基板或 SOI 基板, 取 決于集成電路 150 的電路布局和性能的整體配置。 另外, 基于硅的半導體層 102 通常可設置 在基板 101 的 “上方” , 其中, 半導體層 102 可包括集成電路 150 的期望功能行為所需的大量 電路元件, 例如晶體管、 電容、 電阻等。 如前所述, 在當前以批量生產技術生產的復雜半導體 設備中, 電路元件的關鍵尺寸的不斷縮小可使得晶體管的關鍵尺寸達 50nm 甚至更小量級。 而且, 半導體芯片 100 可包括金屬化系統 110, 其在改進設備中可包括多個金屬化層, 亦即, 多個設備層, 其中, 金屬導線和通孔可嵌入在適當的介電材料中。如上所述, 在各種金屬化 層中所使用的該相應介電材料的至少其中部分可由降低機械穩定性的材料構成, 以使相鄰 金屬導線的寄生電容盡可能低。如前所述, 該凸塊結構 160 的至少其中部分可作為金屬化 系統 110 的一部分而提供, 其中, 由例如焊錫材料構成的相應凸塊可設在系統 110 的最外金 屬化層上。另一方面, 封裝基板 107 可包括具有適當位置和適當尺寸的接觸墊 ( 未圖示 ), 其可與相應凸塊接觸, 以在施加熱量和 / 或機械壓力后建立機械和電性連接。另外, 封裝基 板 170 可包括任意適當的導線, 以連接凸塊結構 160 的凸塊和相應終端, 從而可建立與例如 印刷電路板等其他周邊部件的電性接口。出于方便, 在封裝基板 170 中的任何這樣的導線 未圖示。
     在集成電路 150 運行期間, 形成在半導體層 102 中或形成在半導體層 102 上方的 電路元件可在半導體芯片 100 內部產生熱量, 該熱量可例如通過金屬化系統 110 和凸塊結 構 160 和 / 或基板 101 散發, 這取決于基板 101 的總體導熱性。例如, SOI 基板的散熱能力 可遠低于純硅基板, 因為隔離半導體層 102 與剩余基板材料的絕緣氧化埋層的降低的導熱 性。 這樣, 主要的散熱路徑可表示為凸塊結構 160 和封裝基板 107。 因此, 在半導體芯片 100以及封裝基板 170 中可產生稍高的平均溫度, 其中, 如前所述, 該兩部件之間的熱膨脹系數 失配可引起顯著機械應力。 如箭頭 103 和 173 所示, 封裝基板 170 的熱膨脹大于半導體芯片 100, 其中, 相應的失配可因此導致顯著的熱應力, 尤其是在半導體芯片 100 與封裝基板 170 之間的 “接口” 處, 亦即, 在集成電路 150 運行期間, 尤其凸塊結構 160 和金屬化系統 110 可 遭受因熱失配而引起的顯著剪切力 (sheer force)。復雜介電材料的降低機械穩定性和降 低黏附性可導致產生相應缺陷, 從而可影響集成電路 150 的總體可靠性。
     圖 1b 示意顯示為在集成電路 150 運行時, 通常情況下, 金屬化系統 110 的部分放 大視圖。如圖所示, 金屬化系統 110 可包括多個金屬化層, 其中, 出于方便, 圖中顯示兩個 金屬化層 120 和 130。例如, 金屬化層 120 可包括介電材料 121, 其中可嵌入有相應的金屬 導線 122 和通孔 123。類似地, 金屬化層 130 可包括介電材料 131 以及金屬導線 132 和通 孔 133。另外, 金屬化層 120、 130 通常可分別包括蝕刻阻擋 / 覆蓋層 (etch stop/capping layer)124、 134, 其可方便地由具有蝕刻阻擋能力、 封閉銅等期望特性的適當材料的形式構 成。而且, 如前所述, 在金屬化系統 110 的所述金屬化層的至少其中一些中可包括低 k 介電 材料或 ULK 材料形式的敏感介電材料, 其與例如氮化硅、 碳化硅、 含氮碳化硅等經常作為蝕 刻阻擋 / 覆蓋層 124、 134 的其他介質相比, 具有顯著降低機械穩定性。因此, 在集成電路運 行期間, 如箭頭 103、 173( 參照圖 1a) 所示的熱膨脹的不同行為引起的顯著機械應力可被傳 遞至金屬化層 120、 130 中, 如 103a 所示。因此, 機械應力 103a 還可作用在介電材料 131 和 121 中, 導致誘導有些明顯的應變狀態, 從而可導致生成缺陷 121a、 131a, 最終由于與例如 二氧化硅等傳統介電材料相比, ULK 介電材料的黏附性降低, 例如由于材料 121、 131 與蝕刻 阻擋 / 覆蓋層 124、 134 的黏附性降低而與下層材料 124、 134 分別形成一定程度的脫層。因 此, 該脫層可最終導致金屬化系統 110 過早失效, 從而降低集成電路 150 的總體可靠性 ( 參 照圖 1a)。
     在進一步降低相應金屬間介質的介電常數的同時增加相應芯片區域的尺寸以進 一步提升集成電路的總體功能的改進工藝技術中, 復雜金屬化系統的降低的可靠性問題被 進一步惡化。 另一方面, 總體電路布局的復雜性的增加還可要求增加堆迭金屬化層的數量, 如前所述, 其可能額外導致機械穩定性降低, 從而進一步降低復雜集成電路的可靠性。而 且, 提供凸塊結構 160( 參照圖 1a) 可使封裝基板與半導體芯片之間產生稍緊的機械耦接 (mechanical coupling), 從而可 “有效” 地將最終的機械應力傳遞至位在凸塊結構 160 下 方的金屬化層, 從而使得弱部件, 例如低 k 介電材料, 不得不適應顯著機械應力, 該顯著機 械應力可能周期性發生, 尤其是當集成電路 150 運行期間使用循環運行模式時。
     因此, 在涉及包含復雜介電材料的性能驅動的金屬化系統的傳統方法中, 必須將 半導體芯片的總體尺寸限制在適當的尺寸, 以將總體機械應力分量保持在可接受的程度。 在其他情況下, 可限制金屬化層的數目, 從而還限制封裝密度和 / 或電路布局的復雜性。在 其他傳統方法中, 可使用不太復雜的介電材料以提升總體機械穩定性, 由此犧牲了集成電 路的性能。
     針對上述情況, 本發明涉及技術及半導體設備, 可提升復雜半導體設備的金屬化 系統的可靠性, 并避免或至少降低上述一個或多個問題所造成的影響。發明內容
     一般而言, 本發明涉及技術和半導體設備, 以可提升復雜金屬化系統的可靠性, 并 提供包含復雜介電材料的期望數量的金屬化層。為此目的, 可將單個芯片區域 “分為” 兩 個部分或更多個部分, 將所述部分在一定程度上機械去耦, 以使任意應力分量可作用在所 述具有適當尺寸的兩個部分或更多個部分, 從而適應當前的機械應力條件, 同時提供必要 的可靠性。在這里揭露的某些實施方式中, 可通過提供應力松弛區 (stress relaxation region) 或 “膨脹” 間隙將單個芯片區域劃分為機械交互作用降低的兩個或更多個部分, 并 仍保持各部分之間的電性連接。該應力松弛區或 “膨脹” 間隙可延伸穿過一個或多個金屬 化層, 甚至在某些實施例中, 延伸進入或穿過該半導體芯片的基板。與該半導體設備相比, 該應力松馳區可例如在熱膨脹、 彈性等方面具有不同的特性, 從而在例如以相對該半導體 芯片具有熱失配的封裝基板為基礎的該半導體設備運行期間和 / 或例如封裝以及連接凸 塊結構與封裝基板等特定制造階段中可實現相應的 “去耦 (decoupling)” , 從而降低可在傳 統方法中導致可靠性顯著降低的缺陷生成的概率。因此, 本發明可保持在考慮中的期望程 度的電性性能和 / 或電路布局復雜性, 并以單個半導體芯片的至少兩個部分的機械去耦為 基礎提升可靠性。這里所揭露的一種半導體設備包括基板以及形成在該基板上方的半導體材料。 而 且, 該半導體設備包括形成在該半導體材料中和該半導體材料上方的多個電路元件以及形 成在該多個電路元件上方的金屬化系統, 其中, 該金屬化系統包括一個或多個金屬化層以 及經配置以連接封裝基板的最外接觸層 (final contact 1ayer)。 另外, 該半導體設備包括 至少設在該金屬化系統中的應力松馳區, 其中, 該應力松馳區將該金屬化系統至少分為第 一部分和第二部分, 該應力松馳區包括位在該一個或多個金屬化層的至少其中一個中的金 屬導線部分, 以電性連接該第一部分和該第二部分。
     本發明所揭露的一種進一步的半導體設備包括基板以及形成在該基板上方的半導 體材料中或上方的多個晶體管元件。另外, 提供多個堆迭金屬化層, 其中, 該金屬化層的至少 其中一層包括形成在低 k 介電材料中的金屬導線。最后, 該半導體設備包括延伸穿過該多個 堆迭金屬化層的各層的膨脹間隙 (expansion gap), 其中, 該膨脹間隙延伸至該基板內。
     這里所揭露的一種說明的方法涉及半導體設備的形成。該方法包括在包括多個 晶體管元件的半導體層上方形成一個或多個金屬化層。此外, 該方法包括形成至少一溝道 (trench) 延伸穿過該一個或多個金屬化層的至少其中一個, 其中, 該溝道將該至少一個或 多個金屬化層的該至少其中一個分為第一部分和第二部分。
     附圖說明
     權利要求書進一步定義本發明的實施例, 并且下面參照附圖所作的詳細說明將使 本發明實施例變得更加清楚, 其中 :
     圖 1a 示意顯示為依據傳統設計包含通過凸塊結構連接的半導體芯片和封裝基板 的集成電路的剖視圖 ;
     圖 1b 示意顯示為依據傳統工藝技術包含敏感介電材料的半導體芯片的金屬化系 統的部分放大視圖 ;
     圖 2a 和圖 2b 示意顯示為依據本發明實施例包含各應力松弛區的半導體芯片的頂視圖, 其中, 該應力松弛區亦稱為膨脹間隙, 其可定義尺寸縮小且彼此之間機械交互作用降 低的各子區域 ;
     圖 2c 示意顯示為依據本發明實施例的半導體芯片的剖視圖, 該半導體芯片包括 應力松弛區或去耦區, 以將該半導體芯片分成尺寸縮小的兩個部分或更多個部分, 從而降 低在該金屬化系統中形成缺陷的概率 ;
     圖 2d 示意顯示為依據本發明另一些實施例的該應力松弛區的部分頂視圖, 其中, 顯示基于非線性配置金屬導線電性連接子部分的各種變化 ;
     圖 2e 示意顯示為依據本發明實施例包括復雜金屬化系統的半導體芯片在形成延 伸穿過該金屬化系統的溝道的制造階段期間中的部分剖視圖 ;
     圖 2f 和圖 2g 示意顯示為依據本發明另一些實施例以多個步驟形成應力松弛區以 降低相應蝕刻工藝的復雜性的不同制造階段期間中的半導體設備的剖視圖 ; 以及
     圖 2h 示意顯示為依據本發明另一些實施例的半導體設備的剖視圖, 該半導體設 備的膨脹間隙或應力松弛區延伸至該半導體基板內, 其中, 在最終制造階段通過移除該基 板的背面的材料可增強機械去耦。 具體實施方式 盡管下述詳細說明以及附圖所示的實施例對本發明作了描述, 應當理解, 下述詳 細說明以及附圖并非意圖將本發明限制在特定揭露的實施例, 所述實施例僅示例本發明的 各種實施方式, 其范圍由所附權利要求書定義。
     一般而言, 本發明解決改進半導體設備中金屬化系統的降低的可靠性問題, 該問 題起因在特定制造階段期間中尤其在連接至熱膨脹系數與半導體芯片不同的封裝基板的 集成電路運行期間施加在該金屬化系統的機械應力。為此目的, 這里所揭露的原理意圖針 對機械應力 “縮小” 該半導體芯片的有效尺寸, 并針對電性行為保持期望的芯片尺寸增加。 亦即, 可依據期望的復雜的總體電路布局要求選擇該芯片尺寸, 其中, 可保留一定量的芯片 面積進行區域設置, 可以 “機械” 地將該芯片區域劃分為兩個或更多個子區域, 并且仍然保 持該整個芯片區域的電性完整性。 因此, 所述區域, 亦稱作膨脹間隙、 應力松弛區、 機械去耦 區等, 可使各該子區域響應機械應力, 該機械應力例如可由熱膨脹系數失配引起, 其對于通 過該應力松弛區隔離的相鄰子區域的影響顯著降低。因此, 可將各子區域的尺寸維持在關 鍵尺寸以下, 若在該尺寸以上, 則在有關金屬化層的數量及其中所使用的介電材料等其他 給定條件下可發生無法接受的可靠性損失。另一方面, 可通過在各該子區域之間適當提供 金屬導線而保留整體芯片區域的電性 “一致性 (unity)” , 不過, 該金屬導線經配置以承受在 制造程序和 / 或設備運行期間因機械應力和 / 或熱條件引起的一定程度的體積縮小或膨 脹。 在某些實施例中, 可至少在關鍵金屬化層內提供相應的應力松弛區, 以限制例如由半導 體芯片與附著封裝基板之間的熱失配引發的任意機械應力的量級, 而在其他情況下, 該應 力松弛區可延伸穿過該整個金屬化系統, 并延伸進入或穿過該半導體芯片的基板材料。在 某些實施例中, 可使用適當材料填充該應力松弛區, 以獲得各該子區域對于熱應力和機械 應力的期望響應。亦即, 與該半導體芯片的初始材料相比, 相應填充材料在例如彈性、 熱膨 脹系數、 導熱性等方面具有不同的特性。 這樣, 可依據設備和工藝要求修改該應力松弛區的 特性, 其中, 如必要的話, 可在不同的區域提供不同的特性, 甚至可在單個松弛區內提供不
     同特性的填充材料。 例如, 可使用與封裝基板具有類似熱膨脹特性的填充材料, 例如有機填 充材料的形式, 從而提供橫向應力分量, 其可在一定程度上抵消該金屬化系統中引入的相 應機械應力分量。 亦即, 在該封裝基板的熱膨脹增加期間, 在該金屬化層中引入的相應拉伸 應力可至少在一定程度上由該應力松弛區, 亦即包含其中的相應填充材料的相應壓縮應力 補償。 如前所述, 可例如沿深度方向變更該填充材料的特性, 以針對特定的設備層專門設計 相應的松弛區 “響應” 。 例如, 盡管在該金屬化系統的其他部分中, 可在下層設備層或該基板 內提供該填充材料的壓縮行為, 但該填充材料的增強導熱性和 / 或導電性有利于例如提升 SOI 基板的總體熱特性, 此時具有增強導熱性的該填充材料可延伸穿過絕緣埋層。 在其他情 況下, 可將該填充材料的其中至少一部分用作連接不同設備層的電性接觸或通過將導電填 充材料用作有效防護而提升不同子區域的電性抗干擾力。例如, 對于半導體芯片的高性能 子區域, 例如包括具有高開關速度的電路的邏輯部分, 可在應力松弛區提供幾乎完全橫向 封閉該關鍵子區域的導電填充材料而將其有效屏蔽。在其他情況下, 可在該應力松弛區的 其中至少某些部分中實施電性主動結構, 例如電容結構, 其可響應機械應力和熱應力, 從而 有效監控各子區域的狀態。在其他情況下, 可在該應力松弛區的填充材料以及相應配置的 基礎上建立適當的去耦電容。 因此, 除某些實施例中的機械特性外, 還可通過應力松弛區或 至少其中某些部分實現散熱增強、 開關噪聲屏蔽、 熱感應應用等額外功能。因此, 除針對在 考慮中的給定的金屬化系統組態以及電路布局復雜性提升可靠性外, 本發明還可實現總體 性能的提升。
     圖 2a 至圖 2h 進一步詳細描述本發明的實施例。
     圖 2a 示意顯示為半導體芯片 200 的頂視圖, 該半導體芯片 200 具有特定橫向尺 寸, 以依據給定電路布局容納一個或多個功能電路單元。亦即, 可將半導體芯片 200 形成需 要的尺寸以使大量電路元件形成在其中, 從而獲得給定電路配置所要求的電性性能。 另外, 例如, 如前所述, 可向一個或多個相應的金屬化層 ( 未圖示 ) 提供復雜介電材料, 例如低 k 介質、 ULK 材料等, 以針對金屬化系統 ( 圖 2a 未圖示 ) 的架構等選擇半導體芯片 200 的總體 配置, 從而獲得期望的性能級別。應當了解, 半導體芯片 200 可包括大量的電路元件, 以與 傳統半導體設備相比, 在給定電性性能標準下提供具有高復雜度的相應功能單元, 因為與 傳統技術不同, 芯片 200 的橫向尺寸不會受熱性能以及相應封裝基板的限制, 而在傳統技 術中, 對于金屬化系統的給定技術標準, 亦即, 金屬化層的數量以及其關于其中使用的介電 材料的配置會由于該金屬化系統所需的可靠性程度而受限制。 為此目的, 在某些實施例中, 可以一個或多個應力松弛區 280a、 280b 為基礎將半導體芯片 200“分割” 為兩個或更多個 子區域 200a、 200b、 200c。 亦即, 如前所述, 區域 280a、 280b 為相鄰子區域提供一定程度的機 械去耦效果, 從而加強對熱應力分量的響應, 其可直接體現為半導體芯片 200 的相應金屬 化系統的可靠性提升。例如, 區域 280a、 280b 可為溝道, 其中可至少部分由適當材料填充, 從而使各區域 200a、…、 200c 能夠響應機械應力而不會顯著影響相鄰子區域。例如, 相應 填充材料可黏附至相鄰子區域, 并提供一定程度的彈性, 從而由于區域 280a、 280b 的緩沖 效果 (buffering effect) 而使該相應子區域在不顯著影響相鄰子區域的情況下收縮或膨 脹。在示例中, 應力松弛區 280b 可使子區域 200c 通過膨脹或收縮而響應熱應力或機械應 力, 而基本不會顯著影響相鄰子區域 200b, 該子區域 200b 同樣可單獨膨脹或收縮而不對相 鄰子區域 200a、 200c 產生顯著機械應力。因此, 半導體芯片 200 貼附至封裝基板時, 子區域200a、 200b、 200c 可各自遵循該封裝基板的熱致收縮或膨脹, 并且同時保持最終應力分量與 芯片 200 的金屬化系統的機械性能一致。
     另一方面, 可保持不同子區域 200a、 200b、 200c 之間的電性連接, 從而保持芯片 200 整體的電性完整性, 后面將參照圖 2c 和圖 2d 進行詳細解釋。在某些實施例中, 針對電 性連接, 可選擇子區域 200a、 …、 200c, 以使所述區域代表芯片 200 的整體電路的功能單元, 其中, 僅須在區域 200a、 …、 200c 所代表的不同功能單元之間建立適度少量的電性連接。例 如, 可考慮將復雜集成電路例如 CPU 的存儲器區作為功能單元, 其可通過區域 280a、 280b 的 其中一區域與例如 CPU 內核、 電源電子等其他子區域隔離。在其他情況下, 可針對例如該金 屬化系統中金屬導線的 “密度” ( 其中, 低密度金屬導線有利于在其中定位區域 280a、 280b 的其中一區域 ), 運行期間芯片 200 內部的溫度分布, 在芯片 200 的特定區域提供額外的熱 功能和 / 或電性功能等標準選擇區域 280a、 280b 以及子區域 200a、 …、 200c 的配置。例如, 如前所述, 還可利用區域 280a、 280b 的至少其中一部分提升總體導熱性, 尤其在 SOI 設備中 的總體導熱性, 以使區域 200a、…、 200c 的其中一個或多個可代表運行期間熱量產生增加 的區域。
     圖 2b 示意顯示為由網絡式應力松弛區 280a、…、 280g 定義的數量較多的子區域 200a、…、 200n。如圖所示, 可依據總體設備要求通過區域 280a、…、 280g 獨立調整各子區 域 200a、…、 200n 的尺寸和形狀。 圖 2c 示意顯示為依據圖 2a 的 IIc 剖面的半導體芯片 200 的部分剖視圖。如圖所 示, 芯片 200 可包括基板 201, 其可為任意適當的載體材料, 以在其上方形成半導體層 202, 在該半導體層 202 中或該半導體層 202 上方可形成晶體管、 電容等電路元件。例如, 基板 201 可為硅基板, 當考慮 SOI 配置時, 該基板可至少在芯片 200 的某些區域中包括絕緣埋層 (buried insulating layer)201a。不過, 應當了解, 這里所揭露的原理還可應用在任意其 他合適的芯片配置, 其中, 可在適當的載體材料上方形成半導體層。而且, 半導體芯片 200 可包括金屬化系統 210, 其可在例如金屬化層的數目、 其中包含的介電材料類型等方面具有 期望的配置。例如, 金屬化系統 210 可包括多個金屬化層 220、 230、 240, 各層可包含多個金 屬導線和通孔, 以提供位在子區域 200c、 200b 內的電路元件的電性連接。 出于方便, 圖 2c 未 圖示任意此類金屬導線和通孔。如前所述, 金屬化層 220、 230、 240 的至少其中一些可包括 復雜介電材料。例如, 該金屬化層 220、 230、 240 的各層可分別包括介電材料 221、 231、 241, 其可包含低 k 介電材料或 ULK 材料。 而且, 金屬化層 220、 230、 240 的至少其中一些可分別包 括金屬導線 222、 232、 242, 以穿過該應力松弛區 280b 電性連接子區域 200c 和子區域 200b。 應當了解, 圖 2c 未圖示連接金屬導線 222、 232、 242 與區域 200c、 200b 中的設備層 202 的電 路元件的相應互連結構。
     另外, 芯片 200 可包括區域 280b, 其可延伸穿過整個金屬化系統 210、 半導體層 202 和基板 201。該基板 201 可包括絕緣埋層 201a。在其他實施例中, 如后所述, 如認為機械去 耦或橫向應力傳遞的不連續僅在特定設備層中合適, 則區域 280b 可延伸至特定深度。區域 280b 可為溝道, 其由適當的填充材料 281 填充, 以提供期望的機械去耦特性。例如, 可使用 現有技術的多個聚合物材料, 其為區域 200c、 200b 提供充足的黏附性, 以在后續工藝期間 中使芯片 200 保持一定程度的機械穩定性, 并仍使區域 200c、 200b 能夠各自進行一定程度 的膨脹和收縮, 如前所述。在某些實施例中, 填充材料 281 的熱膨脹系數可與在后續制造階
     段與半導體電路 200 連接的封裝基板的材料的熱膨脹系數接近。在其他情況下, 可使用增 強彈性材料, 而在其他情況下, 可提供額外的或替代性的具有增強導熱性的填充材料, 其在 區域 280b 中至少達到一定高度。例如, 在 SOI 配置中, 可在區域 280b 中提供具有增強導熱 性的材料以顯著增強基板 201 的散熱能力, 至少增強自半導體層 202 穿過絕緣埋層 210a 延 伸至基板 201 的部分的散熱能力。因此, 在區域 280b 中填充具有增強導熱性的適當填充材 料 281 可顯著改善 SOI 設備中較差的熱行為。
     圖 2d 示意顯示為經設計以連接子區域 200c 和 200b 的金屬導線 222、 232、 242 的 各種變化視圖。亦即, 金屬導線 222、 232、 242 可包括延伸穿過區域 280b 的非線性導線部 分, 其可允許區域 200c、 200d 之間的后續機械位移而不會對電性連接帶來負面影響。如圖 所示, 在區域 280b 內的非線性導線部分 242a 可使用任意類型的 “彎折” 配置, 以使金屬導 線 242 以及圖 2d 未圖示的金屬導線 232、 222 獲得期望的 “彈性” 。
     圖 2e 示意顯示為沿圖 2a 的剖面 IIe 的又一剖視圖。如圖所示, 半導體設備 200 可包括基板 201, 其上方形成設備層 202 和金屬化系統 210。金屬化系統 210 可具有作為最 外金屬化層的凸塊結構 260, 其經設計以連接封裝基板, 如參照集成電路 150( 參照圖 1a) 所 述。例如, 凸塊結構 260 可包括適當的介電材料 261 和相應的凸塊 262, 其可形成在適當的 “凸塊下 (underbump)” 金屬 262 上, 該 “凸塊下” 金屬 262 可依次連接金屬化層 240 的金屬 區 243。如前所述, 金屬化系統 210 可包括任意數目的金屬化層, 其中, 出于方便, 圖中顯示 三層金屬化層 220、 230、 240。金屬化系統 210 可提供位在子區域 200c 中的電路元件 204c 與位在子區域 200b 中的電路元件 204b 的電性連接。而且, 金屬化系統 210 可包括適當的 金屬導線和互連結構, 以電性連接子區域 200c、 200b, 如前所述。 出于方便, 圖中顯示單條金 屬導線 222, 其提供穿過即將形成區域 280b 的區域的電性連接, 其中該區域 280b 將以相應 蝕刻掩膜 205 為基礎形成。
     圖 2a 至圖 2e 所示的半導體設備 200 可以下列工藝為基礎形成。如前所述, 針對 半導體設備 200 分組為子區域 200a、 ...、 200b( 參照圖 2a 和圖 2b), 電路元件 204c、 204b 以及其他區域中的任意其他電路元件可通過適當定義其位置而形成。形成電路元件 204c、 204d 的制造程序可包含任意合適的技術, 以形成具有期望電性行為以及設計規則所需的關 鍵尺寸的電路元件。例如, 在復雜應用中, 電路元件 204c、 204d 的關鍵尺寸, 例如場效應晶 體管的柵長等, 可約為 50 納米 (nm) 及以下。隨后, 可形成適當的接觸結構 206 作為電路元 件 204c、 204b 與金屬化系統 210 之間的接口。 接著, 可形成各金屬化層 220、 230、 240, 其中, 可使用結合例如低 k 介電材料等期望材料的適當工藝技術。而且, 連接金屬導線 ( 例如導 線 222) 可具有與區域 280b 對應的非線性部分, 以使區域 200c、 200b 之間的電性連接具有 期望的機械 “彈性” 。最后, 凸塊結構 206 可形成作為系統 210 的最外金屬化層, 其中, 可采 用適當的工藝技術以適當選擇凸塊 262 的位置而不干涉區域 280b。接著, 蝕刻掩膜 205 可 為一種抗蝕劑掩膜, 其可與例如氮化硅、 二氧化硅等硬掩膜材料結合。掩膜 205 可具有開口 205a, 用以定義區域 280b 的橫向尺寸。例如, 寬度 205w 可在數微米 (μm) 至數十微米范圍 內, 取決于區域 200c、 200b 期望的熱膨脹或收縮, 還取決于各該子區域的尺寸。
     在其他實施例中, 若蝕刻掩膜 205 與凸塊 262 的設置不符, 則可在形成凸塊 262 和 蝕刻工藝程序 207 之前提供掩膜 205, 以蝕刻穿過金屬化系統 210 并可穿過設備層 202 并進 入基板 201 內, 并且可在形成凸塊 262 之前執行隨后相應溝道的重新填充工藝。在工藝程序 207 期間, 可使用各向異性蝕刻配方 (anisotropic etch recipe), 其可基于氟或含蝕刻 化學劑的氟, 以針對任意金屬導線 ( 例如導線 222) 選擇性蝕刻穿過介電材料, 導線 222 可 由適當的導電或介電蝕刻阻擋材料覆蓋, 因此可保證相應蝕刻工藝期間金屬導線 222 的完 整性。例如, 對于多個成熟的等離子輔助蝕刻配方, 多個導電覆蓋材料具有高的抗蝕刻性, 其中, 銅本質上難以由等離子輔助蝕刻技術蝕刻, 從而獲得期望的蝕刻選擇性。 在其他情況 下, 用以蝕刻并重新填充相應區域 280b 的程序 207 可以多個工藝步驟的一個程序執行, 以 放寬對相應圖案化程序的限制, 后面會作詳細描述。因此, 將相應溝道蝕刻至特定深度后, 或可利用例如 CVD 技術、 自旋式技術等沉積適當的填充材料, 取決于要填充的材料的特性 和類型。
     圖 2f 示意顯示為依據本發明另一些實施例的半導體設備 200, 其中, 可以數個步 驟形成區域 208b。 如圖所示, 在形成一個或多個金屬化層例如金屬化層 200 后, 可提供掩膜 205b 以至少蝕刻穿過金屬化層 220 并可穿過設備層 202。因此與需要蝕刻較大量設備層的 工藝技術相比, 該技術增強了對蝕刻工藝的控制。
     圖 2g 示意顯示為蝕刻形成延伸至金屬化層 220 內的溝道 282b 之后的半導體設備 200。如區域 280b 的總體配置需要, 溝道 282b 可延伸至基板 201 或延伸至基板 201 內或延 伸穿過基板 201。隨后, 可執行相應的沉積工藝 207a, 從而以如前所述的適當填充材料重新 填充溝道 282b。應當了解, 工藝 207a 可包含多個沉積工藝, 其可與蝕刻工藝結合, 取決于 該填充材料的特性。例如, 可在溝道 282b 的下部填充具有增強導熱性的材料, 尤其是如前 所述當溝道 282b 延伸穿過絕緣埋層時。如果必須在溝道 282b 中填充另一類型的材料, 可 例如通過蝕刻工藝移除任意多余材料, 并隨后可沉積不同的填充材料。 在其他情況下, 可執 行共形沉積工藝 (conformal deposition process) 以在溝道 282b 的側壁部分沉積導電材 料, 隨后沉積介電材料, 其中, 如需要, 可部分移除先前沉積的導電材料, 從而避免干涉金屬 化層 220 的電性行為。在這種情況下, 區域 280b 還可在電磁抗干擾力方面提供增強屏蔽效 果。在其他情況下, 可自溝道 282b 的底部移除相應的導電材料, 以獲得電容結構。該電容 結構可用在電性監控任務、 電荷存儲等。
     重填溝道 282b 后, 通過形成額外的金屬化層并重復上述相應的制造程序可持續 進一步的工藝, 以在松弛的工藝條件下提供區域 280b 的進一步的部分。
     圖 2h 示意顯示為依據另一些實施例在改進制造步驟中的半導體設備 200 的剖視 圖。如圖所示, 區域 280b 可延伸穿過金屬化系統 210 并延伸至基板 201 內, 但可保持基板 201 的剩余厚度 210r 以在加工與處理基板 201 期間為半導體設備 20 提供增強的機械完整 性。亦即, 在區域 280b 蝕刻溝道、 重新填充該溝道等相應處理過程期間中, 即使為使貼附至 封裝基板的設備 200 運行期間區域 200c、 200b 實現機械去耦而在區域 280b 中填充具有增 強彈性的填充材料, 剩余厚度 210r 仍可提供增強完整性。因此, 在切單基板 201 之前的總 體制造程序的最終階段中, 可減少剩余厚度 210r, 從而自基板 201 的背面 201b“暴露” 區域 210b。為此目的, 可執行適當的研磨工藝和 / 或可使用蝕刻工藝, 為此可使用成熟的蝕刻配 方或拋光配方。 這樣, 區域 280b 可完全延伸穿過剩余基板 201, 并且厚度減少可增強電性能 和熱性能。另外, 減少基板 201 的厚度可增強區域 280b 的機械去耦效果。隨后, 可通過對 基板 201 切單而持續進一步的工藝以分離各半導體芯片并將所述芯片貼附至適當的封裝 基板, 例如參照圖 1a 所述。因此, 本發明提供半導體設備、 集成電路及其制造技術, 其中, 通過適當的膨脹間 隙或應力松弛區將單個半導體芯片分為兩個或更多個子區域, 從而提升金屬化系統的可靠 性。其中, 該膨脹間隙或應力松弛區可限制包括該半導體芯片及相應封裝基板的集成電路 運行期間發生的機械應力量。這樣, 相較傳統技術, 本發明可使用以低 k 介電材料為基礎并 具有必要的大量金屬化層的復雜金屬化系統, 而基本不受半導體芯片的較小的總體橫向尺 寸的限制。因此, 與傳統設備相比, 對于給定的電性性能, 本發明可在單個半導體設備中納 入更多的功能, 而不會犧牲金屬化系統的可靠性。
     在閱讀說明書后, 本領域的技術人員可容易地對本發明作進一步的修改和變更。 因此, 說明書僅為說明性質, 目的在于教導本領域的技術人員實現本發明所揭露的原理的 一般方式。應當理解, 所示方式應當被視作當前的優選實施例。

關 鍵 詞:
包含 應力 松弛 間隙 提升 芯片 封裝 交互作用 穩定性 半導體設備
  專利查詢網所有資源均是用戶自行上傳分享,僅供網友學習交流,未經上傳用戶書面授權,請勿作他用。
關于本文
本文標題:包含應力松弛間隙以提升芯片封裝交互作用的穩定性的半導體設備.pdf
鏈接地址:http://www.rgyfuv.icu/p-6420293.html
關于我們 - 網站聲明 - 網站地圖 - 資源地圖 - 友情鏈接 - 網站客服客服 - 聯系我們

[email protected] 2017-2018 zhuanlichaxun.net網站版權所有
經營許可證編號:粵ICP備17046363號-1 
 


收起
展開
山东11选5中奖结果走势图