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具有金屬柵極的半導體元件及其制作方法.pdf

摘要
申請專利號:

CN201010167912.X

申請日:

2010.04.22

公開號:

CN102237399B

公開日:

2015.01.07

當前法律狀態:

授權

有效性:

有權

法律詳情: 授權|||實質審查的生效IPC(主分類):H01L 29/49申請日:20100422|||公開
IPC分類號: H01L29/49; H01L29/06; H01L21/8234; H01L21/335 主分類號: H01L29/49
申請人: 聯華電子股份有限公司
發明人: 黃光耀; 楊玉如; 廖俊雄; 周珮玉
地址: 中國臺灣新竹科學工業園區
優先權:
專利代理機構: 北京市柳沈律師事務所 11105 代理人: 彭久云
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法律狀態
申請(專利)號:

CN201010167912.X

授權公告號:

102237399B||||||

法律狀態公告日:

2015.01.07|||2012.12.26|||2011.11.09

法律狀態類型:

授權|||實質審查的生效|||公開

摘要

一種具有金屬柵極的半導體元件及其制作方法,該半導體元件包含有半導體基底、形成于該半導體基底上的柵極介電層、以及至少一形成于該柵極介電層上的第一導電型金屬柵極。該第一導電型金屬柵極還包含有填充金屬性層,以及設置于該柵極介電層與該填充金屬性層之間的U型金屬性層,且該U型金屬性層的最高部分低于該填充金屬性層。

權利要求書

1.一種具有金屬柵極的半導體元件,包含有:
半導體基底;
柵極介電層,形成于該半導體基底上;以及
至少一第一導電型金屬柵極,形成于該柵極介電層上,且該第一導電型
金屬柵極包含有:
填充金屬性層;以及
U型金屬性層,設置于該柵極介電層與該填充金屬性層之間,且該
U型金屬性層的最高部分低于該填充金屬性層。
2.如權利要求1所述的半導體元件,還包含內層介電層,且該內層介電
層的表面與該第一導電型金屬柵極共平面。
3.如權利要求2所述的半導體元件,其中該U型金屬性層的該最高部
分低于該內層介電層。
4.如權利要求1所述的半導體元件,其中該柵極介電層為高介電常數柵
極介電層。
5.如權利要求1所述的半導體元件,其中該填充金屬性層為復合金屬
層。
6.如權利要求5所述的半導體元件,其中該填充金屬性層至少包含第一
金屬性層與第二金屬性層,且該第一金屬性層設置于該第二金屬性層與該U
型金屬性層之間。
7.如權利要求6所述的半導體元件,其中該第一金屬性層選自鋁化鈦、
鋁化鋯、鋁化鎢、鋁化鉭和鋁化鉿所組成的群組。
8.如權利要求6所述的半導體元件,其中該第二金屬性層選自鋁、鈦、
鉭、鎢、鈮、鉬、銅、氮化鈦、碳化鈦、氮化鉭、鈦鎢、和鈦與氮化鈦的復
合金屬所組成的群組。
9.如權利要求1所述的半導體元件,其中該第一導電型金屬柵極的功函
數介于4.8eV與5.2eV之間。
10.如權利要求9所述的半導體元件,其中該U型金屬性層包含氮化鈦
或碳化鉭。
11.如權利要求1所述的半導體元件,還包含第二導電型金屬柵極,且
該第二導電型金屬柵極的功函數介于3.9eV與4.3eV之間。
12.如權利要求11所述的半導體元件,其中該第二導電型金屬柵極至少
包含該填充金屬性層。
13.如權利要求1所述的半導體元件,還包含阻障層,設置于該U型金
屬性層與該柵極介電層之間。
14.一種具有金屬柵極的半導體元件的制作方法,包含有:
提供半導體基底,該半導體基底表面形成有第一導電型晶體管、第二導
電型晶體管、以及包圍該第一導電型晶體管與該第二導電型晶體管的介電
層;
移除該第一導電型晶體管與該第二導電型晶體管的柵極導電層,而于第
一導電型晶體管與該第二導電型晶體管內分別形成第一柵極溝槽與第二柵
極溝槽;
于該第一柵極溝槽與該第二柵極溝槽內形成阻障層;
于該第一柵極溝槽內形成U型金屬性層,且該U型金屬性層低于該第
一柵極溝槽;以及
于該第一柵極溝槽與該第二柵極溝槽內形成第二金屬性層。
15.如權利要求14所述的方法,其中形成該U型金屬性層的步驟還包
含于該第一柵極溝槽與該第二柵極溝槽內均依序形成第一金屬性層與圖案
化第一光致抗蝕劑層,該圖案化第一光致抗蝕劑層未填滿該第一柵極溝槽與
該第二柵極溝槽,用以定義該U型金屬性層。
16.如權利要求15所述的方法,其中形成該U型金屬性層的步驟還包
含于形成該圖案化第一光致抗蝕劑層之后進行的以下步驟:
于該第二導電型晶體管上形成圖案化第二光致抗蝕劑層,且該圖案化第
二光致抗蝕劑層暴露出該第一柵極溝槽;
移除該第一柵極溝槽內未被該圖案化第一光致抗蝕劑層覆蓋的該第一
金屬性層,而于該第一柵極溝槽內形成該U型金屬性層;
移除該圖案化第二光致抗蝕劑層與該圖案化第一光致抗蝕劑層;
于該第一導電型晶體管上形成圖案化的第三光致抗蝕劑層;以及
移除該第二導電型晶體管上與該第二柵極溝槽內的該第一金屬性層。
17.如權利要求15所述的方法,其中形成該U型金屬性層的步驟還包
含以下步驟,進行于形成該圖案化第一光致抗蝕劑層之后:
移除該第一柵極溝槽與該第二柵極溝槽內未被該圖案化第一光致抗蝕
劑層覆蓋的該第一金屬性層,而于該第一柵極溝槽與該第二柵極溝槽內分別
形成該U型金屬性層;
于該第一導電型晶體管上形成圖案化第四光致抗蝕劑層;以及
移除該第二柵極溝槽內的該U型金屬性層。
18.如權利要求14所述的方法,其中該U型金屬性層包含氮化鈦或碳
化鉭。
19.如權利要求14所述的方法,其中該第二金屬性層選自鋁化鈦、鋁化
鋯、鋁化鎢、鋁化鉭和鋁化鉿所組成的群組。
20.如權利要求14所述的方法,還包含形成第三金屬性層的步驟,進行
于形成該第二金屬性層后,且該第三金屬性層選自鋁、鈦、鉭、鎢、鈮、鉬、
銅、氮化鈦、碳化鈦、氮化鉭、鈦鎢、和鈦與氮化鈦的復合金屬所組成的群
組。

說明書

具有金屬柵極的半導體元件及其制作方法

技術領域

本發明涉及一種具有金屬柵極(metal?gate)的半導體元件及其制作方法,
特別是涉及一種實施后柵極(gate?last)工藝的具有金屬柵極的半導體元件及
其制作方法。

背景技術

在已知半導體產業中,多晶硅廣泛地應用于半導體元件如金屬氧化物半
導體(metal-oxide-semiconductor,MOS)晶體管中,作為標準的柵極材料選擇。
然而,隨著MOS晶體管尺寸持續地縮小,傳統多晶硅柵極因硼穿透(boron
penetration)效應導致元件效能降低,及難以避免的耗盡效應(depletion?effect)
等問題,使得等效的柵極介電層厚度增加、柵極電容值下降,進而導致元件
驅動能力的衰退等困境。因此,半導體業界還嘗試新的柵極材料,例如利用
功函數(work?function)金屬來取代傳統的多晶硅柵極,用于作為匹配高介電
常數(High-K)柵極介電層的控制電極。

在互補式金屬氧化物半導體(complementary?metal-oxide?semiconductor,
CMOS)元件中,雙功函數金屬柵極一方面需與NMOS元件搭配,另一方面
需與PMOS元件搭配,因此使得相關元件的整合技術以及工藝控制更加復
雜,且各材料的厚度與成分控制要求亦更加嚴苛。雙功函數金屬柵極的制作
方法可概分為前柵極(gate?first)工藝及后柵極(gate?last)工藝兩大類。其中前柵
極工藝會在形成金屬柵極后才進行源極/漏極超淺結面活化回火以及形成金
屬硅化物等高熱預算工藝,因此使得材料的選擇與調整面對較多的挑戰。為
避免上述高熱預算環境并獲得較寬的材料選擇,業界提出以后柵極工藝取代
前柵極工藝的方法。

已知后柵極工藝中,先形成虛置柵極(dummy?gate)或取代柵極
(replacement?gate),并在完成一般MOS晶體管的制作后,將虛置/取代柵極
移除形成柵極凹槽(gate?trench),再依電性需求于柵極凹槽內填入不同的金
屬。由此可知,后柵極工藝雖可避免源極/漏極超淺結面活化回火以及形成金
屬硅化物等高熱預算工藝,而具有較寬廣的材料選擇,但仍面臨復雜工藝的
整合性以及柵極凹槽填補能力等可靠度要求。

發明內容

因此,本發明的目的是在于提供一種實施后柵極工藝的具有金屬柵極的
半導體元件制作方法。

根據本發明所提供的權利要求,提供一種具有金屬柵極的半導體元件,
該半導體元件包含有半導體基底、形成于該半導體基底上的柵極介電層、以
及至少一形成于該柵極介電層上的第一導電型金屬柵極。該第一導電型金屬
柵極還包含有填充金屬性層,以及設置于該柵極介電層與該填充金屬性層之
間的U型金屬性層,且該U型金屬性層的最高部分低于該填充金屬性層。

根據本發明所提供的權利要求,另提供一種具有金屬柵極的半導體元件
的制作方法。該方法首先提供基底,該基底表面形成有第一導電型晶體管、
第二導電型晶體管、以及包圍該第一導電型晶體管與該第二導電型晶體管的
介電層。隨后,移除該第一導電型晶體管與該第二導電型晶體管的柵極導電
層,而于第一導電型晶體管與該第二導電型晶體管內分別形成第一柵極溝槽
(gate?trench)與第二柵極溝槽。接下來于該第一柵極溝槽與該第二柵極溝槽內
形成阻障層;于該第一柵極溝槽內形成U型金屬性層,且該U型金屬性層
低于該第一柵極溝槽。最后于該第一柵極溝槽與該第二柵極溝槽內形成第二
金屬性層。

根據本發明所提供的具有金屬柵極的半導體元件的制作方法,各導電型
晶體管皆是利用后柵極方法制作而成,故此時需要較高熱預算的工藝皆已完
成。且由于U型金屬性層的設置,除可提供所需的功函數金屬,更可使后續
填入柵極溝槽內的填充金屬性層享有優選的填補結果,確保半導體元件的可
靠度。

附圖說明

圖1至圖8為本發明所提供的具有金屬柵極的半導體元件的制作方法的
第一優選實施例的示意圖。

圖9至圖10為本發明所提供的具有金屬柵極的半導體元件的制作方法
的第二優選實施例的示意圖。

附圖標記說明

100:半導體基底????????????102:淺溝絕緣

104:柵極介電層????????????106:柵極導電層

108:圖案化硬掩模??????????110:第一有源區域

112:第二有源區域??????????120:第一導電型晶體管

122:第二導電型晶體管??????130:第一輕摻雜漏極

132:第二輕摻雜漏極????????134:間隙壁

140:第一源極/漏極?????????142:第二源極/漏極

144:金屬硅化物????????????150:接觸孔蝕刻停止層

152:內層介電層????????????160:第一柵極溝槽

162:第二柵極溝槽??????????170:第一導電型金屬柵極

172:第二導電型金屬柵極????200:阻障層

210:第一金屬性層??????????212U:型金屬性層

220:第二金屬性層??????????230:第三金屬性層

300:光致抗蝕劑

302、312、322、332:圖案化光致抗蝕劑

具體實施方式

請參閱圖1至圖8,圖1至圖8為本發明所提供的具有金屬柵極的半導
體元件的制作方法的第一優選實施例的示意圖。如圖1所示,首先提供半導
體基底100,如硅基底、含硅基底或硅覆絕緣(silicon-on-insulator,SOI)基底
等,半導體基底100表面定義有第一有源區域110與第二有源區域112,且
半導體基底100內形成有多個用以電性隔離第一有源區域110與第二有源區
域112的淺溝絕緣(shallow?trench?isolation,STI)102。接下來于第一有源區
域110與第二有源區域112內的半導體基底100上分別形成第一導電型晶體
管120與第二導電型晶體管122。在本優選實施例中,第一導電型晶體管120
為P型晶體管;而第二導電型晶體管122則為N型晶體管,但本領域一般技
術人員應知反之亦可。

如圖1所示,第一導電型晶體管120與第二導電型晶體管122各包含柵
極介電層104、柵極導電層106(如多晶硅層)與圖案化硬掩模108;其中柵
極導電層106作為虛置柵極或取代柵極。在本優選實施例中,柵極介電層104
可為傳統的二氧化硅層,亦可為高介電常數(high-K)柵極介電層,而此high-K
柵極介電層可選自氮化硅(SiN)、氮氧化硅(SiON)以及金屬氧化物所組成的群
組,其中金屬氧化物則包含氧化鉿(hafnium?oxide,HfO)、硅酸鉿氧化合物
(hafnium?silicon?oxide,HfSiO)、硅酸鉿氮氧化合物(hafnium?silicon?oxynitride,
HfSiON)、氧化鋁(aluminum?oxide,AlO)、氧化鑭(lanthanum?oxide,LaO)、
鋁酸鑭(lanthanum?aluminum?oxide,LaAlO)、氧化鉭(tantalum?oxide,TaO)、
氧化鋯(zirconium?oxide,ZrO)、硅酸鋯氧化合物(zirconium?silicon?oxide,
ZrSiO)、或鋯酸鉿(hafnium?zirconium?oxide,HfZrO)等。

請繼續參閱圖1。第一導電型晶體管120與第二導電型晶體管122分別
包含第一輕摻雜漏極(light?doped?drain,LDD)130與第二LDD?132、間隙壁
134、第一源極/漏極140與第二源極/漏極142。間隙壁134可為復合膜層結
構,其可包含高溫氧化硅層(high?temperature?oxide,HTO)、SiN、SiO或使
用六氯二硅烷(hexachlorodisilane,Si2Cl6)形成的氮化硅(HCD-SiN)。另外,
在本優選實施例中,亦可利用選擇性外延成長(selective?epitaxial?growth,SEG)
方法來制作第一源極/漏極140與第二源極/漏極142,例如,當第一導電型
晶體管120為P型晶體管,而第二導電型晶體管122為N型晶體管時,可利
用包含有鍺化硅(SiGe)的外延層以及包含碳化硅(SiC)的外延層分別制作第
一源極/漏極140與第二源極/漏極142,以利用外延層與柵極通道硅之間的
應力作用改善電性表現。此外,第一源極/漏極140與第二源極/漏極142表
面分別包含有金屬硅化物144。在形成第一導電型晶體管120與第二導電型
晶體管122之后,于半導體基底100上依序形成接觸孔蝕刻停止層(contact
etch?stop?layer,CESL)150與內層介電(inter-layer?dielectric,ILD)層152。

請參閱圖2。接下來利用平坦化工藝,如CMP工藝,用以平坦化ILD
層152與CESL?150,并移除圖案化硬掩模108,直至暴露出柵極導電層106。
在平坦化工藝后,則利用蝕刻工藝移除第一導電型晶體管120與第二導電型
晶體管122的柵極導電層106,而于第一導電型晶體管120與第二導電型晶
體管122內分別形成第一柵極溝槽(gate?trench)160與第二柵極溝槽162。此
時,第一柵極溝槽160與第二柵極溝槽162的開口與ILD層152的表面共平
面。

在本優選實施例中,柵極介電層104分別暴露于第一柵極溝槽160與第
二柵極溝槽162的底部,但本領域一般技術人員應知,本第一優選實施例所
提供的方法亦不限于在移除柵極導電層106后,還通過蝕刻工藝移除柵極介
電層104。之后,再于第一柵極溝槽160與第二柵極溝槽162的底部重新形
成high-K柵極介電層,以取代傳統的二氧化硅層或氮氧化硅層作為柵極介
電層,有效降低物理極限厚度。并期在相同的EOT下,有效降低漏電流并
達成等效電容以控制通道開關。

請參閱圖3。接下來,在第一柵極溝槽160與第二柵極溝槽162內依序
形成阻障層(barrier?layer)200與第一金屬性層210。第一金屬性層210可為
滿足P型晶體管所需功函數要求的金屬,如氮化鈦(titanium?nitride,TiN)或
碳化鉭(tantalum?carbide,TaC)。然而值得注意的是,由于第一導電型晶體管
120為P型晶體管,而其金屬柵極的功函數介于4.8eV與5.2eV之間,因此
本優選實施例所提供的第一金屬性層210亦不限于任何適合的金屬材料。而
阻障層200則為蝕刻率異于第一金屬性層210的膜層,如氮化鉭(tantalum
nitride,TaN)。待上述膜層形成后,即于半導體基底100上再形成填洞能力
良好的犧牲層,如抗反射底層(bottom?anti-reflective?coating,BARC?layer)、
旋涂式玻璃(spin-on?glass,SOG)、或光致抗蝕劑300,且光致抗蝕劑300如
圖3所示填滿第一柵極溝槽160與第二柵極溝槽162。

請參閱圖4。接下來回蝕刻光致抗蝕劑300等犧牲層,而形成圖案化光
致抗蝕劑302。回蝕刻后的圖案化光致抗蝕劑302并未填滿第一柵極溝槽160
與第二柵極溝槽162,但須完整覆蓋并保護第一柵極溝槽160與第二柵極溝
槽162的底部;也就是說,其高度并未超過第一柵極溝槽160與第二柵極溝
槽162的開口。值得注意的是,本優選實施例所提供的圖案化光致抗蝕劑302
如圖4所示,用以定義所欲獲得的U型金屬性層所形成的位置及高度。

請參閱圖5。在形成圖案化光致抗蝕劑302之后,于半導體基底100上
形成另一光致抗蝕劑(圖未示),并利用光刻工藝圖案化該光致抗蝕劑,而
于第二有源區域112內形成如圖5所示的圖案化光致抗蝕劑312。換句話說,
圖案化光致抗蝕劑312形成于第二導電型晶體管122上,且暴露出第一有源
區域110內的第一柵極溝槽160。另外,本領域一般技術人員應知在形成圖
案化光致抗蝕劑312之前,可對圖案化光致抗蝕劑302進行烘烤(bake)步驟;
或使用兩種蝕刻率不同的光致抗蝕劑材料分別形成圖案化光致抗蝕劑302與
圖案化光致抗蝕劑312,使形成圖案化光致抗蝕劑312的光刻工藝不致影響
到圖案化光致抗蝕劑302。

請繼續參閱圖5。隨后進行蝕刻工藝,移除第一有源區域110,即第一
導電型晶體管120上的部分第一金屬性層210。值得注意的是,第一柵極溝
槽160內部分的第一金屬性層210由圖案化光致抗蝕劑302所保護,因此在
蝕刻工藝后,于第一柵極溝槽160內形成U型金屬性層212。且如圖5所示,
U型金屬性層212的任一U型最高部分低于第一柵極溝槽160的開口。另外,
由于ILD層152的表面與第一柵極溝槽160及第二柵極溝槽162的開口共平
面,因此U型金屬性層212的任一U型最高部分亦可視為低于ILD層152。

請參閱圖6。接下來,依序移除圖案化光致抗蝕劑312以及第一柵極溝
槽160與第二柵極溝槽162內的圖案化光致抗蝕劑302。之后,于第一有源
區域110,即于第一導電型晶體管120上再形成圖案化光致抗蝕劑322。如
圖6所示,圖案化光致抗蝕劑322暴露出第二有源區域112。隨后進行蝕刻
工藝,移除第二有源區域112內,詳細地說,移除第二導電型晶體管122上
與第二柵極溝槽162內的第一金屬性層210。另外值得注意的是,由于阻障
層200的存在,在移除第一金屬性層210的蝕刻工藝中,第二柵極溝槽162
底部的柵極介電層104受到阻障層200的保護而不致受到損害。

請參閱圖7。接下來,移除圖案化光致抗蝕劑322,之后于半導體基底
100上依序形成第二金屬性層220與第三金屬性層230,且第三金屬性層230
填滿第一柵極溝槽160與第二柵極溝槽162。此外,亦可依產品特性與工藝
所需,在形成第二金屬性層220與第三金屬性層230之前先行移除阻障層
200。

請參閱圖8。在形成第二金屬性層220與第三金屬性層230以填滿第一
柵極溝槽160與第二柵極溝槽162后,可進行另一平坦化工藝,用以移除多
余的第三金屬性層230、第二金屬性層220與阻障層200,而獲得約略平坦
的表面,并完成第一導電型金屬柵極170與第二導電型金屬柵極172的制作。
且平坦化工藝之后,ILD層152的表面與第一導電型金屬柵極170與第二導
電型金屬柵極172的頂部表面共平面。上述平坦化工藝為該本領域一般技術
人員所知,故于此不再贅述。

請仍然參閱圖8。如前所述,本優選實施例中第一導電型晶體管120為
P型晶體管;而第二導電型晶體管122則為N型晶體管。故在第一導電型金
屬柵極172中,U型金屬性層212用以調節功函數,使第一導電型金屬柵極
170的功函數介于4.8電子伏特(eV)與5.2eV之間。由于U型金屬性層212
用以滿足第一導電型金屬柵極170的功函數要求,因此對第一導電型金屬柵
極170來說,第二金屬性層220與第三金屬性層230可視為復合型態的填充
金屬性層。值得注意的是,由于U型金屬性層212的形狀特征,第一柵極溝
槽160的上半部開口可維持原來大小,并有效降低第一柵極溝槽160的深寬
比(aspect?ratio),故第二金屬性層220與第三金屬性層230可順利填入,得以
避免填補第一柵極溝槽160時發生縫隙(seam),確保第一導電型金屬柵極170
的可靠度。

另外,由于覆蓋第一柵極溝槽160底部的部分U型金屬性層212對于功
函數的影響大于與覆蓋第一柵極溝槽160側壁的部分U型金屬性層212,因
此圖案化光致抗蝕劑302還可選自蝕刻率與第一金屬性層210約略相同的光
致抗蝕劑材料,或其他合適的犧牲材料。據此,圖案化光致抗蝕劑302與覆
蓋第一柵極溝槽160側壁的部分第一金屬性層210可能在蝕刻工藝中一并消
耗,并以不傷害覆蓋第一柵極溝槽160底部的第一金屬性層210為蝕刻工藝
控制考量,降低U型金屬性層212的最高點與最低點高度差異,故可獲得較
扁平的U型金屬性層212,使得后續形成的第二金屬性層220與第三金屬性
層230更易填入第一柵極溝槽160。

請繼續參閱圖8。第二金屬性層220選自鋁化鈦(TiAl)、鋁化鋯(ZrAl)、
鋁化鎢(WAl)、鋁化鉭(TaAl)和鋁化鉿(HfAl)所組成的群組。第三金屬性層230
則選自鋁(Al)、鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、銅(Cu)、氮化鈦(TiN)、
碳化鈦(TiC)、氮化鉭(TaN)、鈦鎢(Ti/W)、和鈦與氮化鈦(Ti/TiN)等復合金屬
所組成的群組,此外第三金屬性層230亦可為復合金屬層。因此,在第二導
電型金屬柵極172中,第二金屬性層220用以調節功函數,使第二導電型金
屬柵極172的功函數介于3.9eV與4.3eV之間。由于第二金屬性層220用
以滿足第二導電型金屬柵極172的功函數要求,因此對第二導電型金屬柵極
172來說,第三金屬性層230即作為其填充金屬性層。

接下來請參閱圖9至圖10,圖9至圖10為本發明所提供的具有金屬柵
極的半導體元件的制作方法的第二優選實施例的示意圖。由于第二優選實施
例中,形成第一導電型晶體管120與第二導電型晶體管122、形成第一柵極
溝槽160與第二柵極溝槽162、形成阻障層200與第一金屬性層210、以及
形成圖案化光致抗蝕劑302的步驟與第一優選實施例相同,因此這些步驟及
相同的元件可參閱上述所披露以及圖1至圖4所繪示,而不再贅述。

請參閱圖4與圖9。在第一柵極溝槽160與第二柵極溝槽162形成圖案
化光致抗蝕劑302之后,直接進行蝕刻工藝,以移除第一柵極溝槽160與第
二柵極溝槽162內未被圖案化光致抗蝕劑層302覆蓋的第一金屬性層210,
而于第一柵極溝槽160與第二柵極溝槽162內分別形成如圖9所示的U型金
屬性層212。由于阻障層200與第一金屬性層210的蝕刻率差異,上述蝕刻
工藝可準確停止在阻障層200處,不致于傷害到ILD層152以及第一柵極溝
槽160與第二柵極溝槽162的側壁。

請參閱圖10。接下來,于第一有源區域110,即第一導電型晶體管120
上形成圖案化光致抗蝕劑層332。如圖10所示,圖案化光致抗蝕劑層332
暴露出第二有源區域112。隨后進行蝕刻工藝,移除第二有源區域112內,
尤其是第二柵極溝槽162內的U型金屬性層212。如前所述,由于阻障層200
的存在,因此在移除U型金屬性層212的蝕刻工藝中,第二柵極溝槽162
底部的柵極介電層104受到阻障層200的保護而不致受到損害。同樣地,可
使用兩種蝕刻率不同的光致抗蝕劑材料分別形成圖案化光致抗蝕劑302與圖
案化光致抗蝕劑332,或控制圖案化光致抗蝕劑332與圖案化光致抗蝕劑302
的厚度比例,使蝕刻第二有源區域112,尤其是移除第二柵極溝槽162內的
圖案化光致抗蝕劑302與U型金屬性層212時,不影響第一有源區域110
內的所有元件(element)。

進行上述蝕刻工藝之后,依序進行移除圖案化光致抗蝕劑322與第一柵
極溝槽160內的圖案化光致抗蝕劑層302、形成第二金屬性層220與第三金
屬性層230、以及平坦化工藝,而完成第一導電型金屬柵極170與第二導電
型金屬柵極172的制作。由于上述步驟亦與第一優選實施例相同,因此這些
步驟及相同的元件可參閱第一優選實施例所披露以及圖7至圖8所繪示者,
而不再贅述。

本第二優選實施例與第一優選實施例的差異在于利用阻障層200與第一
金屬性層210的蝕刻率差異,可于形成圖案化光致抗蝕劑層302后直接進行
蝕刻工藝,而于第一柵極溝槽160內形成所欲獲得的U型金屬性層212,故
可更省去形成光致抗蝕劑與光刻工藝等步驟的實施,更收節省成本之效。

此外,雖然第一優選實施例與第二優選實施例中柵極導電層106同時移
除,但本領域一般技術人員應知本發明所提供的方法亦不限于先后移除第一
導電型晶體管120或第二導電型晶體管122的柵極導電層106。

綜上所述,根據本發明所提供的具有金屬柵極的半導體元件的制作方
法,各導電型晶體管皆是利用后柵極方法制作而成,故此時需要較高熱預算
的工藝皆已完成。且由于U型金屬性層的設置,除可提供所需的功函數金屬
外,更可使后續填入柵極溝槽內的填充金屬性層享有優選的填補結果,確保
半導體元件的可靠度。

以上所述僅為本發明的優選實施例,凡依本發明權利要求所做的等同變
化與修飾,皆應屬本發明的涵蓋范圍。

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具有 金屬 柵極 半導體 元件 及其 制作方法
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