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共享字線的無觸點氮化硅分柵式閃存及其制造方法.pdf

摘要
申請專利號:

CN201010172664.8

申請日:

2010.05.12

公開號:

CN101866929B

公開日:

2015.01.07

當前法律狀態:

授權

有效性:

有權

法律詳情: 授權|||專利申請權的轉移IPC(主分類):H01L 27/115變更事項:申請人變更前權利人:上海宏力半導體制造有限公司變更后權利人:上海華虹宏力半導體制造有限公司變更事項:地址變更前權利人:201203 上海市張江高科技園區郭守敬路818號變更后權利人:201203 上海市張江高科技園區祖沖之路1399號登記生效日:20140514|||實質審查的生效IPC(主分類):H01L 27/115申請日:20100512|||公開
IPC分類號: H01L27/115; H01L21/8247 主分類號: H01L27/115
申請人: 上海華虹宏力半導體制造有限公司
發明人: 曹子貴
地址: 201203 上海市張江高科技園區祖沖之路1399號
優先權:
專利代理機構: 上海思微知識產權代理事務所(普通合伙) 31237 代理人: 鄭瑋
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法律狀態
申請(專利)號:

CN201010172664.8

授權公告號:

101866929B|||||||||

法律狀態公告日:

2015.01.07|||2014.06.11|||2012.10.03|||2010.10.20

法律狀態類型:

授權|||專利申請權、專利權的轉移|||實質審查的生效|||公開

摘要

本發明提出的共享字線的無觸點氮化硅分柵式閃存及其制造方法,得到的閃存器件將兩個存儲位單元共享使用一個字線,通過對字線、第一控制柵、第二控制柵、第一位線和第二位線施加不同的工作電壓實現對存儲位單元的讀取、編程和擦除,共享位線的結構使得分柵式閃存其能夠在保持芯片的電學隔離性能不變的情況下,有效地縮小芯片的面積,同時也可以避免過擦除的問題。同時采用無觸點的設計,使得閃存器件具有尺寸小,工藝與CMOS傳統工藝兼容的特點,有利于器件尺寸進一步縮小。

權利要求書

1.一種共享字線的無觸點氮化硅分柵式閃存,其特征在于,包括:半導體襯底,其上具有間隔設置的源極區域和漏極區域;溝道區,位于所述源極區域和漏極區域之間;第一位線和第二位線,分別連接于所述源極區域和漏極區域;第一氮化硅浮柵,設置于所述溝道區和源極區域上方;第二氮化硅浮柵,設置于所述溝道區和漏極區域上方,所述第一氮化硅浮柵和第二氮化硅浮柵分別構成第一存儲位單元和第二存儲位單元;第一控制柵和第二控制柵,分別設置于所述第一氮化硅浮柵和第二氮化硅浮柵上方;字線,位于所述溝道區上方并位于所述第一氮化硅浮柵和第二氮化硅浮柵之間,所述字線兩側具有弧形結構延伸至所述第一位線和第二位線上方,并通過絕緣層與所述第一位線和第二位線頂部相連接。2.根據權利要求1所述的共享字線的無觸點氮化硅分柵式閃存,其特征在于,分別對所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加第一存儲位單元讀取電壓,實現第一存儲位單元讀取。3.根據權利要求2所述的共享字線的無觸點氮化硅分柵式閃存,其特征在于,對所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加的第一存儲位單元讀取電壓分別為2.5V、2V、4V、0V和0.8V,實現第一存儲位單元讀取。4.根據權利要求1所述的共享字線的無觸點氮化硅分柵式閃存,其特征在于,分別對所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加第二存儲位單元讀取電壓,實現第二存儲位單元讀取。5.根據權利要求4所述的共享字線的無觸點氮化硅分柵式閃存,其特征在于,對所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加的第二存儲位單元讀取電壓分別為2.5V、4V、2V、0.8V和0V,實現第二存儲位單元讀取。6.根據權利要求1所述的共享字線的無觸點氮化硅分柵式閃存,其特征在于,分別對所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加第一存儲位單元編程電壓,實現第一存儲位單元編程。7.根據權利要求6所述的共享字線的無觸點氮化硅分柵式閃存,其特征在于,對所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加的第一存儲位單元編程電壓分別為1.4V、10V、4V、5V和0V,實現第一存儲位單元編程。8.根據權利要求1所述的共享字線的無觸點氮化硅分柵式閃存,其特征在于,分別對所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加第二存儲位單元編程電壓,實現第二存儲位單元編程。9.根據權利要求8所述的共享字線的無觸點氮化硅分柵式閃存,其特征在于,對所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加的第二存儲位單元編程電壓分別為1.4V、4V、10V、0V和5V,實現第二存儲位單元編程。10.根據權利要求1所述的共享字線的無觸點氮化硅分柵式閃存,其特征在于,分別對所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加存儲位單元擦除電壓,實現第一存儲位單元和第二存儲位單元擦除。11.根據權利要求10所述的共享字線的無觸點氮化硅分柵式閃存,其特征在于,對所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加的存儲位單元擦除電壓分別為10.5V、0V、0V、10.5V和10.5V,實現第一存儲位單元和第二存儲位單元擦除。12.一種共享字線的無觸點氮化硅分柵式閃存制造方法,其特征在于,包括下列步驟:提供一半導體襯底,并依次沉積第一氧化層、浮柵氮化硅層、第二氧化層、控制柵多晶硅層和氮化硅層;對所述氮化硅層進行干法刻蝕直至露出所述控制柵多晶硅層,形成多個凹槽;對所述凹槽內的所述控制柵多晶硅層進行干法刻蝕,并進一步刻蝕所述第二氧化層直至露出所述浮柵氮化硅層;在所述凹槽側壁沉積形成第一側墻氧化物層;對所述凹槽內的所述浮柵氮化硅層進行干法刻蝕,并進一步刻蝕所述第一氧化層直至露出所述半導體襯底;對凹槽底部的半導體襯底進行離子注入,形成位線;在所述凹槽側壁沉積形成第二側墻氧化物層;在上述結構表面沉積位線多晶硅,對所述位線多晶硅進行研磨并進一步干法刻蝕直至所述位線多晶硅的高度降至所述凹槽頂面以下;在上述結構表面沉積絕緣層,并對其進行研磨直至填滿所述凹槽;濕法刻蝕去除所述氮化硅層,并在上述結構表面沉積第三側墻氧化物層;對所述第三側墻氧化物層進行干法刻蝕形成第一側墻,并進一步干法刻蝕去除部分控制柵多晶硅層和部分第二氧化層直至露出所述浮柵氮化硅層;在上述結構表面沉積第四側墻氧化物,對其進行干法刻蝕形成第二側墻,并進一步干法刻蝕去除部分浮柵氮化硅層和濕法刻蝕部分第一氧化層直至露出所述半導體襯底;在上述結構上沉積隧穿氧化物層和字線多晶硅。13.根據權利要求12所述的共享字線的無觸點氮化硅分柵式閃存制造方法,其特征在于,所述第一氧化層的厚度為大于等于20埃。14.根據權利要求12所述的共享字線的無觸點氮化硅分柵式閃存制造方法,其特征在于,所述浮柵氮化硅層的厚度為50埃~100埃。15.根據權利要求12所述的共享字線的無觸點氮化硅分柵式閃存制造方法,其特征在于,所述第二氧化層的厚度為大于等于60埃。16.根據權利要求12所述的共享字線的無觸點氮化硅分柵式閃存制造方法,其特征在于,所述控制柵多晶硅層的厚度為大于等于600埃。17.根據權利要求12所述的共享字線的無觸點氮化硅分柵式閃存制造方法,其特征在于,所述氮化硅層的厚度為2000埃~6000埃。18.根據權利要求12所述的共享字線的無觸點氮化硅分柵式閃存制造方法,其特征在于,所述第一側墻氧化物層的厚度為大于等于1500埃。19.根據權利要求12所述的共享字線的無觸點氮化硅分柵式閃存制造方法,其特征在于,所述第二側墻氧化物層的厚度為大于等于500埃。20.根據權利要求12所述的共享字線的無觸點氮化硅分柵式閃存制造方法,其特征在于,所述位線多晶硅的厚度為大于等于1900埃。21.根據權利要求12所述的共享字線的無觸點氮化硅分柵式閃存制造方法,其特征在于,所述絕緣層的厚度為大于等于4000埃。22.根據權利要求12所述的共享字線的無觸點氮化硅分柵式閃存制造方法,其特征在于,所述第四側墻氧化物的厚度為大于等于500埃。23.根據權利要求12所述的共享字線的無觸點氮化硅分柵式閃存制造方法,其特征在于,所述隧穿氧化物層的厚度為大于等于100埃。24.根據權利要求12所述的共享字線的無觸點氮化硅分柵式閃存制造方法,其特征在于,所述字線多晶硅的厚度為大于等于1900埃。

說明書

共享字線的無觸點氮化硅分柵式閃存及其制造方法

技術領域

本發明涉及半導體設計制造領域,且特別涉及一種共享字線的無觸點氮化硅分柵式閃存及其制造方法。

背景技術

閃存以其便捷,存儲密度高,可靠性好等優點成為非揮發性存儲器中研究的熱點。從二十世紀八十年代第一個閃存產品問世以來,隨著技術的發展和各類電子產品對存儲的需求,閃存被廣泛用于手機,筆記本,掌上電腦和U盤等移動和通訊設備中,閃存為一種非易變性存儲器,其運作原理是通過改變晶體管或存儲單元的臨界電壓來控制門極通道的開關以達到存儲數據的目的,使存儲在存儲器中的數據不會因電源中斷而消失,而閃存為電可擦除且可編程的只讀存儲器的一種特殊結構。如今閃存已經占據了非揮發性半導體存儲器的大部分市場份額,成為發展最快的非揮發性半導體存儲器。

然而現有的閃存在邁向更高存儲密度的時候,由于受到編程電壓的限制,通過縮小器件尺寸來提高存儲密度將會面臨很大的挑戰,因而研制高存儲密度的閃存是閃存技術發展的重要推動力。傳統的閃存在邁向更高存儲密度的時候,由于受到結構的限制,實現器件的編程電壓進一步減小將會面臨著很大的挑戰。

一般而言,閃存為分柵結構或堆疊柵結構或兩種結構的組合。分柵式閃存由于其特殊的結構,相比堆疊柵閃存在編程和擦除的時候都體現出其獨特的性能優勢,因此分柵式結構由于具有高的編程效率,字線的結構可以避免“過擦除”等優點,應用尤為廣泛。但是由于分柵式閃存相對于堆疊柵閃存多了一個字線從而使得芯片的面積也會增加,因此如何在提高芯片性能的同時進一步減小芯片的尺寸是亟需解決的問題。

同時,隨著存儲器件尺寸不斷縮小和存儲密度的不斷上升,形成于內層介電層中的接觸孔的尺寸也會變得更小,然而該內層介電層必須保持合理的厚度,使得該接觸孔需要保持相當大的深寬比(深度/寬度),從而使得半導體襯底上的接觸點占據整個存儲單元面積相當大的比率,成為制約存儲器件尺寸和存儲密度進一步發展的重要因素。

發明內容

本發明提出一種共享字線的無觸點氮化硅分柵式閃存及其制造方法,其得到的閃存器件能夠在保持芯片的電學隔離性能不變的情況下,有效地縮小芯片的面積,同時也可以避免過擦除的問題。

為了達到上述目的,本發明提出一種共享字線的無觸點氮化硅分柵式閃存,包括:

半導體襯底,其上具有間隔設置的源極區域和漏極區域;

溝道區,位于所述源極區域和漏極區域之間;

第一位線和第二位線,分別連接于所述源極區域和漏極區域;

第一氮化硅浮柵,設置于所述溝道區和源極區域上方;

第二氮化硅浮柵,設置于所述溝道區和漏極區域上方,所述第一氮化硅浮柵和第二氮化硅浮柵分別構成第一存儲位單元和第二存儲位單元;

第一控制柵和第二控制柵,分別設置于所述第一氮化硅浮柵和第二氮化硅浮柵上方;

字線,位于所述溝道區上方并位于所述第一氮化硅浮柵和第二氮化硅浮柵之間,所述字線兩側具有弧形結構延伸至所述第一位線和第二位線上方,并通過絕緣層與所述第一位線和第二位線頂部相連接。

進一步的,分別對所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加第一存儲位單元讀取電壓,實現第一存儲位單元讀取。

進一步的,對所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加的第一存儲位單元讀取電壓分別為2.5V、2V、4V、0V和0.8V,實現第一存儲位單元讀取。

進一步的,分別對所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加第二存儲位單元讀取電壓,實現第二存儲位單元讀取。

進一步的,對所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加的第二存儲位單元讀取電壓分別為2.5V、4V、2V、0.8V和0V,實現第二存儲位單元讀取。

進一步的,分別對所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加第一存儲位單元編程電壓,實現第一存儲位單元編程。

進一步的,對所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加的第一存儲位單元編程電壓分別為1.4V、10V、4V、5V和0V,實現第一存儲位單元編程。

進一步的,分別對所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加第二存儲位單元編程電壓,實現第二存儲位單元編程。

進一步的,對所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加的第二存儲位單元編程電壓分別為1.4V、4V、10V、0V和5V,實現第二存儲位單元編程。

進一步的,分別對所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加存儲位單元擦除電壓,實現第一存儲位單元和第二存儲位單元擦除。

進一步的,對所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加的存儲位單元擦除電壓分別為10.5V、0V、0V、10.5V和10.5V,實現第一存儲位單元和第二存儲位單元擦除。

為了達到上述目的,本發明還提出一種共享字線的無觸點氮化硅分柵式閃存制造方法,包括下列步驟:

提供一半導體襯底,并依次沉積第一氧化層、浮柵氮化硅層、第二氧化層、控制柵多晶硅層和氮化硅層;

對所述氮化硅層進行干法刻蝕直至露出所述控制柵多晶硅層,形成多個凹槽;

對所述凹槽內的所述控制柵多晶硅層進行干法刻蝕,并進一步刻蝕所述第二氧化層直至露出所述浮柵氮化硅層;

在所述凹槽側壁沉積形成第一側墻氧化物層;

對所述凹槽內的所述浮柵氮化硅層進行干法刻蝕,并進一步刻蝕所述第一氧化層直至露出所述半導體襯底;

對凹槽底部的半導體襯底進行離子注入,形成位線;

在所述凹槽側壁沉積形成第二側墻氧化物層;

在上述結構表面沉積位線多晶硅,對所述位線多晶硅進行研磨并進一步干法刻蝕直至所述位線多晶硅的高度降至所述凹槽頂面以下;

在上述結構表面沉積絕緣層,并對其進行研磨直至填滿所述凹槽;

濕法刻蝕去除所述氮化硅層,并在上述結構表面沉積第三側墻氧化物層;

對所述第三側墻氧化物層進行干法刻蝕形成第一側墻,并進一步干法刻蝕去除部分控制柵多晶硅層和部分第二氧化層直至露出所述浮柵氮化硅層;

在上述結構表面沉積第四側墻氧化物,對其進行干法刻蝕形成第二側墻,并進一步干法刻蝕去除部分浮柵氮化硅層和濕法刻蝕部分第一氧化層直至露出所述半導體襯底;

在上述結構上沉積隧穿氧化物層和字線多晶硅。

進一步的,所述第一氧化層的厚度為大于等于20埃。

進一步的,所述浮柵氮化硅層的厚度為50埃~100埃。

進一步的,所述第二氧化層的厚度為大于等于60埃。

進一步的,所述控制柵多晶硅層的厚度為大于等于600埃。

進一步的,所述氮化硅層的厚度為2000埃~6000埃。

進一步的,所述第一側墻氧化物層的厚度為大于等于1500埃。

進一步的,所述第二側墻氧化物層的厚度為大于等于500埃。

進一步的,所述位線多晶硅的厚度為大于等于1900埃。

進一步的,所述絕緣層的厚度為大于等于4000埃。

進一步的,所述第四側墻氧化物的厚度為大于等于500埃。

進一步的,所述隧穿氧化物層的厚度為大于等于100埃。

進一步的,所述字線多晶硅的厚度為大于等于1900埃。

本發明提出的共享字線的無觸點氮化硅分柵式閃存及其制造方法,得到的閃存器件將兩個存儲位單元共享使用一個字線,通過對字線、第一控制柵、第二控制柵、第一位線和第二位線施加不同的工作電壓實現對存儲位單元的讀取、編程和擦除,共享位線的結構使得分柵式閃存其能夠在保持芯片的電學隔離性能不變的情況下,有效地縮小芯片的面積,同時也可以避免過擦除的問題。同時采用無觸點的設計,使得閃存器件具有尺寸小,工藝與CMOS傳統工藝兼容的特點,有利于器件尺寸進一步縮小。

附圖說明

圖1所示為本發明較佳實施例的共享字線的無觸點氮化硅分柵式閃存結構示意圖。

圖2~圖13所示為本發明較佳實施例的共享字線的無觸點氮化硅分柵式閃存制造方法示意圖。

具體實施方式

為了更了解本發明的技術內容,特舉具體實施例并配合所附圖式說明如下。

本發明提出一種共享字線的無觸點氮化硅分柵式閃存及其制造方法,其得到的閃存器件能夠在保持芯片的電學隔離性能不變的情況下,有效地縮小芯片的面積,同時也可以避免過擦除的問題。

請參考圖1,圖1所示為本發明較佳實施例的共享字線的無觸點氮化硅分柵式閃存結構示意圖。本發明提出一種共享字線的無觸點氮化硅分柵式閃存,包括:半導體襯底10,其上具有間隔設置的源極區域11和漏極區域12;溝道區13,位于所述源極區域11和漏極區域12之間;第一位線21和第二位線22,分別連接于所述源極區域11和漏極區域12;第一氮化硅浮柵31,設置于所述溝道區13和源極區域11上方;第二氮化硅浮柵32,設置于所述溝道區13和漏極區域11上方,所述第一氮化硅浮柵31和第二氮化硅浮柵32分別構成第一存儲位單元和第二存儲位單元;第一控制柵41和第二控制柵42,分別設置于所述第一氮化硅浮柵31和第二氮化硅浮柵32上方;字線50,位于所述溝道區13上方并位于所述第一氮化硅浮柵31和第二氮化硅浮柵32之間,所述字線50兩側具有弧形結構51、52延伸至所述第一位線21和第二位線22上方,并通過絕緣層61、62與所述第一位線21和第二位線22頂部相連接。

根據本發明較佳實施例,所述第一氮化硅浮柵31和第二氮化硅浮柵32分別構成的第一存儲位單元和第二存儲位單元為多晶硅浮柵。多晶硅屬于導體,傳統的存儲器都是采用多晶硅為存儲介質,其采用與一般柵極相同的多晶硅,因此能夠很好的與傳統工藝兼容;本發明的第一位線21和第二位線22,分別直接連接于所述源極區域11和漏極區域12,而不需要通過制作接觸孔在半導體襯底10上形成接觸點的方式連接,具有無接觸點的設計,使得閃存器件具有更小的尺寸,有利于器件尺寸進一步縮小。

本發明較佳實施例中,溝道13內有電流在源極區域11和漏極區域12之間流動,所述第一氮化硅浮柵31和第二氮化硅浮柵32分別構成的第一存儲位單元和第二存儲位單元有無電荷存儲會影響溝道13內電流大小,當所述第一氮化硅浮柵31和第二氮化硅浮柵32分別構成的第一存儲位單元和第二存儲位單元有電荷時,溝道13內電流很小,反之當所述第一氮化硅浮柵31和第二氮化硅浮柵32分別構成的第一存儲位單元和第二存儲位單元無電荷時,溝道13內電流很大,設定溝道13內小電流狀態為“0”,設定溝道130內大電流狀態為“1”,這樣所述第一氮化硅浮柵31和第二氮化硅浮柵32分別構成的第一存儲位單元和第二存儲位單元有無電荷存儲的狀態可以作為區分存儲“0”或“1”信息狀態,實現第一存儲位單元和第二存儲位單元信息存儲讀取的功能。

根據本發明較佳實施例,分別對所述字線50、所述第一控制柵41、所述第二控制柵42、所述第一位線21和所述第二位線22施加第一存儲位單元讀取電壓,實現第一存儲位單元讀取。

進一步的,對所述字線50、所述第一控制柵41、所述第二控制柵42、所述第一位線21和所述第二位線22施加的第一存儲位單元讀取電壓分別為2.5V、2V、4V、0V和0.8V,實現第一存儲位單元讀取。

根據本發明較佳實施例,分別對所述字線50、所述第一控制柵41、所述第二控制柵42、所述第一位線21和所述第二位線22施加第二存儲位單元讀取電壓,實現第二存儲位單元讀取。

進一步的,對所述字線50、所述第一控制柵41、所述第二控制柵42、所述第一位線21和所述第二位線22施加的第二存儲位單元讀取電壓分別為2.5V、4V、2V、0.8V和0V,實現第二存儲位單元讀取。

當源極區域11和漏極區域12之間的源-漏極電壓足夠高,足以導致某些高能電子越過絕緣介電層,并進入絕緣介電層上的儲位單元,這種過程稱為熱電子注入。而所述絕緣介電層的成分為硅的氧化物或者硅的氮化物,如二氧化硅或者氮化硅等材料,其位于半導體襯底10和所述第一氮化硅浮柵31和第二氮化硅浮柵32分別構成的第一存儲位單元和第二存儲位單元之間。

根據本發明較佳實施例,分別所述字線50、所述第一控制柵41、所述第二控制柵42、所述第一位線21和所述第二位線22施加第一存儲位單元編程電壓,實現第一存儲位單元編程。本發明較佳實施例中,在施加編程工作電壓后,溝道13內有電子從漏極區域12流到源極區域11,部分電子通過熱電子注入方式注入到所述第一氮化硅浮柵31構成的第一存儲位單元中,實現第一存儲位單元的編程操作。

進一步的,對所述字線50、所述第一控制柵41、所述第二控制柵42、所述第一位線21和所述第二位線22施加的第一存儲位單元編程電壓分別為1.4V、10V、4V、5V和0V,實現第一存儲位單元編程。

根據本發明較佳實施例,分別對所述字線50、所述第一控制柵41、所述第二控制柵42、所述第一位線21和所述第二位線22施加第二存儲位單元編程電壓,實現第二存儲位單元編程。本發明較佳實施例中,在施加編程工作電壓后,溝道13內有電子從源極區域11流到漏極區域12,部分電子通過熱電子注入方式注入到第二氮化硅浮柵32構成的第二存儲位單元中,實現第二存儲位單元的編程操作。

進一步的,對所述字線50、所述第一控制柵41、所述第二控制柵42、所述第一位線21和所述第二位線22施加的第二存儲位單元編程電壓分別為1.4V、4V、10V、0V和5V,實現第二存儲位單元編程。

根據本發明較佳實施例,分別對所述字線50、所述第一控制柵41、所述第二控制柵42、所述第一位線21和所述第二位線22施加存儲位單元擦除電壓,實現第一存儲位單元和第二存儲位單元擦除。在該施加工作電壓條件下,存儲在所述第一氮化硅浮柵31和第二氮化硅浮柵32分別構成的第一存儲位單元和第二存儲位單元的電子在高電場下FN(Fowler-Nordheim)隧穿到位線21、22端,通過位線21、22端流走,實現第一存儲位單元和第二存儲位單元的擦除操作。

進一步的對所述字線50、所述第一控制柵41、所述第二控制柵42、所述第一位線21和所述第二位線22施加的存儲位單元擦除電壓分別為10.5V、0V、0V、10.5V和10.5V,實現第一存儲位單元和第二存儲位單元擦除。

本發明還提出一種共享字線的無觸點氮化硅分柵式閃存制造方法,包括下列步驟:

請參考圖2,本發明提供一半導體襯底100,并依次沉積第一氧化層110、浮柵氮化硅層120、第二氧化層130、控制柵多晶硅層140和氮化硅層150;其中,所述第一氧化層110的厚度為大于等于20埃,所述浮柵氮化硅層120的厚度為50埃~100埃,所述第二氧化層130的厚度為大于等于60埃,所述控制柵多晶硅層140的厚度為大于等于600埃,所述氮化硅層150的厚度為2000埃~6000埃。

再請參考圖3,對所述氮化硅層150進行干法刻蝕直至露出所述控制柵多晶硅層140,形成多個凹槽200;

請參考圖4,對所述凹槽200內的所述控制柵多晶硅層140進行干法刻蝕,并進一步干法刻蝕所述第二氧化層130直至露出所述浮柵氮化硅層120;

請參考圖5,在所述凹槽200的側壁沉積形成第一側墻氧化物層210,所述第一側墻氧化物層210的厚度為大于等于1500埃;

再請參考圖6,對所述凹槽200內的所述浮柵氮化硅層120進行干法刻蝕,并進一步濕法刻蝕所述第一氧化層110直至露出所述半導體襯底100;

并對凹槽200底部的半導體襯底100進行離子注入,形成位線;

接著請參考圖7和圖8,在所述凹槽200側壁沉積形成第二側墻氧化物層220,所述第二側墻氧化物層220的厚度為大于等于500埃;

并在上述結構表面沉積位線多晶硅300,所述位線多晶硅300的厚度為大于等于1900埃,對所述位線多晶硅300進行研磨并進一步干法刻蝕直至所述位線多晶硅300的高度降至所述凹槽200頂面以下;

請參考圖9,在上述結構表面沉積絕緣層400,所述絕緣層400的厚度為大于等于4000埃,并對其進行研磨直至填滿所述凹槽200;

再請參考圖10,濕法刻蝕去除所述氮化硅層150,并在上述結構表面沉積第三側墻氧化物層500;

請參考圖11,對所述第三側墻氧化物層500進行干法刻蝕形成第一側墻510,并進一步干法刻蝕去除部分控制柵多晶硅層140和部分第二氧化層130直至露出所述浮柵氮化硅層120;

再請參考圖12,在上述結構表面沉積第四側墻氧化物(圖中未示),所述第四側墻氧化物的厚度為大于等于500埃,對其進行干法刻蝕形成第二側墻610,并進一步刻蝕去除部分浮柵氮化硅層120和濕法刻蝕部分第一氧化層110直至露出所述半導體襯底100;

最后請參考圖13,在上述結構上沉積隧穿氧化物層700和字線多晶硅800,并對其進行曝光和干法刻蝕以形成字線,所述隧穿氧化物層700的厚度為大于等于100埃,所述字線多晶硅800的厚度為大于等于1900埃。

本發明提出的共享字線的無觸點氮化硅分柵式閃存及其制造方法,得到的閃存器件將兩個存儲位單元共享使用一個字線,通過對字線、第一控制柵、第二控制柵、第一位線和第二位線施加不同的工作電壓實現對存儲位單元的讀取、編程和擦除,共享位線的結構使得分柵式閃存其能夠在保持芯片的電學隔離性能不變的情況下,有效地縮小芯片的面積,同時也可以避免過擦除的問題。同時采用無觸點的設計,使得閃存器件具有尺寸小,工藝與CMOS傳統工藝兼容的特點,有利于器件尺寸進一步縮小。

雖然本發明已以較佳實施例揭露如上,然其并非用以限定本發明。本發明所屬技術領域中具有通常知識者,在不脫離本發明的精神和范圍內,當可作各種的更動與潤飾。因此,本發明的保護范圍當視權利要求書所界定者為準。

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共享 觸點 氮化 硅分柵式 閃存 及其 制造 方法
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