• / 51
  • 下載費用:30 金幣  

半導體存儲器件.pdf

摘要
申請專利號:

CN201010614320.8

申請日:

2010.12.30

公開號:

CN102157527B

公開日:

2015.01.07

當前法律狀態:

授權

有效性:

有權

法律詳情: 授權|||實質審查的生效IPC(主分類):H01L 27/105申請日:20101230|||公開
IPC分類號: H01L27/105; H01L29/06; H01L29/40 主分類號: H01L27/105
申請人: 三星電子株式會社
發明人: 鄭鉉雨; 金岡昱; 吳容哲; 金熙中; 金鉉琦
地址: 韓國京畿道
優先權: 2009.12.31 KR 135332/09
專利代理機構: 北京市柳沈律師事務所 11105 代理人: 張波
PDF完整版下載: PDF下載
法律狀態
申請(專利)號:

CN201010614320.8

授權公告號:

102157527B||||||

法律狀態公告日:

2015.01.07|||2012.12.05|||2011.08.17

法律狀態類型:

授權|||實質審查的生效|||公開

摘要

本發明提供一種半導體存儲器件,該半導體存儲器件包括分別設置在形成于有源部分和器件隔離圖案中的凹槽的兩個內側壁上的第一掩埋柵和第二掩埋柵。第一掩埋柵和第二掩埋柵彼此獨立地受控。

權利要求書

1: 半導體存儲器件, 包括 : 器件隔離圖案, 形成在基板中以限定在第一方向上延伸的有源部分 ; 第一掩埋柵和第二掩埋柵, 分別設置在形成在所述有源部分和所述器件隔離圖案中 的凹槽的第一內側壁和第二內側壁上, 所述凹槽在不與所述第一方向平行的第二方向上延 伸, 所述第一掩埋柵和所述第二掩埋柵彼此獨立地受控 ; 柵電介質膜, 分別插置在所述第一掩埋柵與所述凹槽的所述第一內側壁之間以及在所 述第二掩埋柵與所述凹槽的所述第二內側壁之間 ; 第一摻雜區和第二摻雜區, 分別形成在所述凹槽的兩側上的所述有源部分的上部中 ; 以及 公共摻雜區, 形成在所述凹槽的底表面下面的所述有源部分中。
2: 根據權利要求 1 所述的半導體存儲器件, 其中所述第一掩埋柵設置在所述第一內側 壁的下側壁上, 所述第二掩埋柵設置在所述第二內側壁的下側壁上。
3: 根據權利要求 2 所述的半導體存儲器件, 其中 所述第一內側壁的所述下側壁相對于所述第一內側壁的上側壁橫向地凹入以限定第 一底切區, 所述第二內側壁的所述下側壁相對于所述第二內側壁的上側壁橫向地凹入以限定第 二底切區, 所述第一掩埋柵設置在所述第一底切區中, 以及 所述第二掩埋柵設置在所述第二底切區中。
4: 根據權利要求 3 所述的半導體存儲器件, 其中 所述第一內側壁的所述下側壁包括由所述有源部分形成的第一有源下側壁以及由所 述器件隔離圖案形成的第一非有源下側壁, 所述第一非有源下側壁比所述第一有源下側壁橫向地凹入更多, 從而由所述第一掩埋 柵控制的第一溝道區包括在所述第一方向上延伸的第一部分和在所述第二方向上延伸的 第二部分, 所述第二內側壁的所述下側壁包括由所述有源部分形成的第二有源下側壁以及由所 述器件隔離圖案形成的第二非有源下側壁, 以及 所述第二非有源下側壁比所述第二有源下側壁橫向地凹入更多, 從而由所述第二掩埋 柵控制的第二溝道區包括在所述第一方向上延伸的第一部分和在所述第二方向上延伸的 第二部分。
5: 根據權利要求 1 所述的半導體存儲器件, 還包括 : 第一數據存儲元件, 電連接到所述第一摻雜區 ; 第二數據存儲元件, 電連接到所述第二摻雜區 ; 以及 公共布線, 電連接到所述公共摻雜區。
6: 根據權利要求 5 所述的半導體存儲器件, 還包括 : 公共柱, 設置在所述凹槽中并連接到所述公共摻雜區 ; 第一絕緣間隔體, 插置在所述公共柱與所述第一掩埋柵之間 ; 以及 第二絕緣間隔體, 插置在所述公共柱與所述第二掩埋柵之間, 其中, 所述公共布線電連接到所述公共柱的上表面。 2
7: 根據權利要求 5 所述的半導體存儲器件, 其中 所述第一數據存儲元件是第一電容器, 其包括電連接到所述第一摻雜區的第一存儲電 極, 所述第二數據存儲元件是第二電容器, 其包括電連接到所述第二摻雜區的第二存儲電 極, 所述公共布線是橫跨過所述第一掩埋柵和所述第二掩埋柵的位線。
8: 根據權利要求 5 所述的半導體存儲器件, 其中所述第一數據存儲元件包括第一可變 電阻器, 其可變化為具有彼此不同的電阻率的多個穩定狀態, 以及 所述第二數據存儲元件包括第二可變電阻器, 其可變化為具有彼此不同的電阻率的多 個穩定狀態。
9: 根據權利要求 1 所述的半導體存儲器件, 其中所述第二方向不與所述第一方向垂 直。
10: 根據權利要求 1 所述的半導體存儲器件, 其中所述第二方向垂直于所述第一方向。

說明書


半導體存儲器件

    技術領域 在此的示例性實施方式涉及半導體器件及其形成方法, 更具體地, 涉及半導體存 儲器件及其形成方法。
     背景技術 半導體器件通常被認為是電子產業中的重要器件, 因為半導體器件具有諸如多功 能和 / 或低制造成本的特征。半導體存儲器件是能存儲邏輯數據并能讀取所存儲數據的半 導體器件。半導體存儲器件主要分為揮發性存儲器件或非揮發性存儲器件。揮發性存儲器 件在電源關閉時不保留存儲數據。DRAM 器件和 SRAM 器件是代表性的揮發性存儲器件。相 反地, 非揮發性存儲器件在電源關閉時保留存儲數據。閃存器件是代表性的非揮發性存儲 器件。
     隨著電子產業越來越多地發展, 需要半導體存儲器件具有更大的容量。因此, 半 導體存儲器件具有更高度集成的趨勢。然而, 由于各種問題, 難以實現高集成的半導體存 儲器件。例如, 用于定義微圖案的光刻工藝具有限制。因為難以減小微圖案的占有面積
     (occupied area), 所以實現更高度集成的半導體器件的能力受限。為了解決這些問題, 已 經進行了更多的研究來實現高度集成的半導體存儲器件。 發明內容
     在此的實例實施方式涉及半導體器件及其形成方法, 更具體地, 涉及半導體存儲 器件及其形成方法。
     實例實施方式提供對于集成度進行了優化的半導體存儲器件及其形成方法。
     實例實施方式提供具有高可靠性的半導體存儲器件及其形成方法。
     發明構思的實例實施方式提供一種半導體存儲器件, 該半導體存儲器件包括 : 器 件隔離圖案, 形成在基板中以限定在第一方向上延伸的有源部分 ; 以及第一掩埋柵和第二 掩埋柵, 分別設置在形成在有源部分和器件隔離圖案中的凹槽的第一內側壁和第二內側壁 上。凹槽在不與第一方向平行的第二方向上延伸, 第一掩埋柵和所述第二掩埋柵彼此獨立 地受控。 該器件還包括 : 柵電介質膜, 該柵電介質膜分別插置在第一掩埋柵與凹槽的第一內 側壁之間以及在第二掩埋柵與凹槽的第二內側壁之間 ; 第一摻雜區和第二摻雜區, 分別形 成在凹槽兩側上的有源部分的上部中 ; 以及公共摻雜區, 形成在凹槽的底表面下面的有源 部分中。
     在一些實例實施方式中, 第一掩埋柵可設置在第一內側壁的下側壁上, 第二掩埋 柵可設置在第二內側壁的下側壁上。
     在其它實例實施方式中, 第一內側壁的下側壁可相對于第一內側壁的上側壁橫向 地凹入以限定第一底切區。 第二內側壁的下側壁可相對于第二內側壁的上側壁橫向地凹入 以限定第二底切區。第一掩埋柵可設置在第一底切區中。第二掩埋柵可設置在第二底切區 中。在又一實例實施方式中, 第一內側壁的下側壁可包括由有源部分形成的第一有源 下側壁以及由器件隔離圖案形成的第一非有源下側壁。 第一非有源下側壁比第一有源下側 壁橫向地凹入更多, 從而由第一掩埋柵控制的第一溝道區可包括在第一方向上延伸的第一 部分和在第二方向上延伸的第二部分。 第二內側壁的下側壁可包括由有源部分形成的第二 有源下側壁以及由器件隔離圖案形成的第二非有源下側壁。 第二非有源下側壁可比第二有 源下側壁橫向地凹入更多, 從而由第二掩埋柵控制的第二溝道區包括在第一方向上延伸的 第一部分和在第二方向上延伸的第二部分。
     在其它實例實施方式中, 第一掩埋柵可以具有在第一內側壁的上側壁上自對準的 側壁。
     在再一實例實施方式中, 第一掩埋柵可具有彼此相對的第一側壁和第二側壁, 第 一掩埋柵的第一側壁可鄰近第一內側壁的下側壁, 第一掩埋柵的第二側壁可以比第一內側 壁的上側壁橫向地凹入更多。第二掩埋柵可具有彼此相對的第一側壁和第二側壁, 第二掩 埋柵的第一側壁可鄰近第二內側壁的下側壁, 第二掩埋柵的第二側壁可以比第二內側壁的 上側壁橫向地凹入更多。
     在其它實例實施方式中, 半導體存儲器件還可包括 : 第一數據存儲元件, 電連接到 第一摻雜區 ; 第二數據存儲元件, 電連接到第二摻雜區 ; 以及公共布線, 電連接到公共摻雜 區。
     在又一實例實施方式中, 半導體存儲器件還可包括 : 公共柱, 設置在凹槽中并連接 到公共摻雜區 ; 第一絕緣間隔體, 插置在公共柱與第一掩埋柵之間 ; 以及第二絕緣間隔體, 插置在公共柱與第二掩埋柵之間。公共布線可電連接到公共柱的上表面。
     在平行的又一實例實施方式中, 第一數據存儲元件可以是包括電連接到第一摻雜 區的第一存儲電極的第一電容器。 第二數據存儲元件可以是包括電連接到第二摻雜區的第 二存儲電極的第二電容器。公共布線可以是在第一掩埋柵和第二掩埋柵上橫跨過的位線。
     在再一實例實施方式中, 第一數據存儲元件可包括第一可變電阻器, 其能變化為 具有彼此不同的電阻率的多個穩定狀態 ; 以及第二數據存儲元件可包括第二可變電阻器, 其能變化為具有彼此不同的電阻率的多個穩定狀態。
     在其它實例實施方式中, 第二方向可以不與第一方向垂直。
     在又一實例實施方式中, 第二方向可以垂直于第一方向。
     在其它實例實施方式中, 基板可包括單元陣列區和外圍電路區, 有源部分以及第 一掩埋柵和第二掩埋柵可設置在單元陣列區中。 半導體儲存器件還可包括設置在外圍電路 區中的基板中的外圍器件隔離圖案 ; 在外圍有源部分上橫跨過的外圍柵極 ; 以及外圍柵極 電介質膜, 插置在外圍有源部分的上表面與外圍柵極之間。公共布線可由與外圍柵極的上 部相同的材料形成。
     根據發明構思的另一實例實施方式, 提供包括一基板的半導體存儲器件, 該基板 具有器件隔離圖案和通過器件隔離圖案劃界的有源部分。 凹槽形成在有源部分和器件隔離 圖案中。有源區在第一方向上延伸以及凹槽沿與第一方向交叉的第二方向延伸。該器件還 包括在有源部分中的公共摻雜區、 在凹槽的相對側壁上設置的第一和第二掩埋柵、 分別圍 繞第一和第二掩埋柵的柵電介質膜以及在有源部分中并且在部分的凹槽上方的第一和第 二摻雜區。第一摻雜區設置在第一掩埋柵上方, 第二摻雜區設置在第二掩埋柵上方。在實例實施方式中, 半導體存儲器件還包括在第一掩埋柵上方的第一溝道區和在 第二掩埋柵上方的第二溝道區。 第一溝道區沿著第一方向延伸到第一掩埋柵的最外面的側 壁, 并沿著第二方向在有源部分中延伸。第二溝道區沿著第一方向延伸到第二掩埋柵的最 外面的側壁, 并沿著第二方向在有源部分中延伸。
     在又一實例實施方式中, 半導體存儲器件還包括 : 公共柱, 在凹槽中插置在第一掩 埋柵和第二掩埋柵之間并連接到公共摻雜區 ; 第一絕緣間隔物, 插置在公共柱與第一掩埋 柵之間 ; 以及第二絕緣間隔物, 插置在公共柱與第二掩埋柵之間。
     第一數據存儲元件可以電連接到第一摻雜區, 第二數據存儲元件可以電連接到第 二摻雜區, 公共布線可以電連接到公共摻雜區。公共布線可以電連接到公共柱的上表面。
     第一掩埋柵形成在第一絕緣間隔體的最外面的側壁上以限定從第一絕緣間隔物 體向延伸的第一底切區。 第二掩埋柵形成在第二絕緣間隔體的最外面的側壁上以限定從第 二絕緣間隔體橫向延伸的第二底切區。第一掩埋柵設置在第一底切區中, 第二掩埋柵設置 在第二底切區中。
     第一絕緣間隔體的最外面的側壁包括上部和朝第一掩埋柵橫向地延伸超過上部 的下部。 第二絕緣間隔體的最外面的側壁包括上部和朝第二掩埋柵橫向地延伸超過上部的 下部。第一絕緣間隔體的最外面的側壁包括下部和橫向地延伸超過下部的上部。第二絕緣 間隔體的最外面的側壁包括下部和橫向地延伸超過下部的上部。 在發明構思的再一實例實施方式中, 半導體存儲器件的形成方法可包括 : 在基板 中形成器件隔離圖案以限定在第一方向上延伸的有源部分, 以及在有源部分和器件隔離圖 案中形成凹槽。凹槽沿不與第一方向平行的第二方向延伸。該方法還包括 : 在凹槽的第一 和第二內側壁上形成柵電介質膜 ; 分別在凹槽的第一和第二內側壁上形成第一和第二掩埋 柵; 在凹槽的底表面下面的有源區中形成公共摻雜區 ; 以及在凹槽的兩側上的有源區中形 成第一和第二摻雜區。第一和第二掩埋柵可以彼此獨立地受控。
     在某些實例實施方式中, 凹槽的形成可包括 : 在有源部分和器件隔離圖案上形成 硬掩模膜, 硬掩模膜具有在第二方向上延伸的開口 ; 以及各向異性蝕刻開口下面的有源部 分和器件隔離圖案。
     在其它實例實施方式中, 第一初始凹槽可以通過各向異性蝕刻形成。凹槽的形成 還可包括 : 分別在第一初始凹槽的兩個內側壁上形成蝕刻保護間隔體 ; 通過使用硬掩模膜 和蝕刻保護間隔體作為蝕刻掩模來各向異性刻蝕在第一初始凹槽下面的有源部分和器件 隔離圖案而形成第二初始凹槽 ; 以及通過使位于蝕刻保護間隔體下面的第二初始凹槽的兩 個下側壁橫向地凹入而形成具有第一和第二底切區的凹槽。 第一掩埋柵可以形成在第一底 切區中, 該第一底切區設置在凹槽的第一內側壁的凹入的下側壁上。第二掩埋柵可以形成 在第二底切區中以設置在凹槽的第二內側壁的凹入的下側壁上。
     在再一實例實施方式中, 第二初始凹槽的兩個下側壁的每個均可包括由第二有源 部分形成的第一部分以及由器件隔離圖案形成的第二部分。 形成具有第一和第二底切區的 凹槽還可包括 : 使第二初始凹槽的兩個下側壁的第一部分橫向地凹入 ; 以及使第二初始凹 槽的兩個下側壁的第二部分橫向地凹入。
     在平行的其它實例實施方式中, 第二初始凹槽的兩個下側壁的第二部分可以比第 二初始凹槽的兩個側壁的第一部分橫向地凹入更多。
     在再一實例實施方式中, 該方法還可包括 : 在凹槽的第一和第二內側壁上方形成 第一和第二絕緣間隔物, 從而分別覆蓋第一和第二掩埋柵 ; 以及在第一絕緣間隔物與第二 絕緣間隔物之間形成公共柱, 從而連接到公共摻雜區。
     在另一實例實施方式中, 該方法還可包括 : 形成連接到公共柱的頂表面的公共布 線; 以及形成電連接到第一摻雜區的第一數據存儲元件以及電連接到第二摻雜區的第二數 據存儲元件。 附圖說明 包括附圖以提供對發明構思的實例實施方式的進一步理解, 且附圖結合入說明書 中并構成說明書的一部分。 附圖示出了發明構思的實例實施方式, 并與文字描述一起, 用于 解釋發明構思的原理。在附圖中 :
     圖 1 是平面圖, 示出根據發明構思的實例實施方式的半導體存儲器件 ;
     圖 2A 是沿圖 1 的線 I-I’ 、 II-II’ 和 III-III’ 截取的橫截面視圖 ;
     圖 2B 是根據發明構思的實例實施方式的修改實例的沿圖 1 的線 I-I’ 和 II-II’ 截取的橫截面視圖, 示出半導體存儲器件的埋入柵極 ;
     圖 2C 是根據發明構思的實例實施方式的另一修改實例的沿圖 1 的線 I-I’和 II-II’ 截取的橫截面視圖, 示出半導體存儲器件的埋入柵極 ;
     圖 3 是根據發明構思的實例實施方式的沿圖 1 的線 I-I’ 、 II-II’ 和 III-III’ 截 取的橫截面視圖, 示出半導體存儲器件的數據存儲元件 ;
     圖 4A 是平面圖, 示出根據發明構思的實例實施方式的半導體存儲器件的其它數 據存儲器件 ;
     圖 4B 是沿圖 4A 的線 IV-IV’ 和 V-V’ 截取的橫截面視圖 ;
     圖 5 是平面圖, 示出根據發明構思的實例實施方式的修改實例的半導體存儲器 件;
     圖 6A 是平面圖, 示出根據發明構思的實例實施方式的另一修改實例的半導體存 儲器件 ;
     圖 6B 是沿圖 6A 的線 VI-VI’ 和 VII-VII’ 截取的橫截面視圖 ;
     圖 7A 是平面圖, 示出根據發明構思的實例實施方式的又一修改實例的半導體存 儲器件 ;
     圖 7B 是沿圖 7A 的線 VIII-VIII’ 和 IX-XI’ 截取的橫截面視圖 ;
     圖 8 至圖 24 是根據發明構思的實例實施方式的沿圖 1 的線 I-I’ 、 II-II’和 III-III’ 截取的橫截面視圖, 示出半導體存儲器件 ;
     圖 25A 是平面圖, 示出在圖 14 中示出的掩模圖案 ;
     圖 25B 是平面圖, 示出根據修改實例的在圖 14 中示出的掩模圖案 ;
     圖 26 是方塊圖, 示意性地示出包括基于發明構思的實例實施方式的半導體存儲 器件的電子系統的實例 ; 以及
     圖 27 是方塊圖, 示意性地示出包括基于發明構思的實例實施方式的半導體存儲 器件的存儲卡的實例。
     具體實施方式
     現將參考其中顯示一些實例實施方式的附圖更全面地描述多個實例實施方式。 然 而, 在此公開的特定結構和功能細節僅是用于描述實例實施方式目的的代表性結構和細 節。因而, 本發明可以以許多替換的形式實現且不應解釋為限于僅在此闡述的實例實施方 式。 因此, 應該理解, 無意將實例實施方式限制于所公開的具體形式, 而是相反地, 實例實施 方式將覆蓋落入本發明范圍內的所有變型、 等效物和替代物。
     在附圖中, 為了清晰, 可以夸大層和區域的厚度, 且在附圖的整個描述中相似的附 圖標記表示相似的元件。
     雖然可以在此使用術語第一、 第二等來描述各種元件, 但是這些元件應不受這些 術語限制。這些術語只用于區分一個元件與另一元件。例如, 第一元件可以被稱為第二元 件, 類似地, 第二元件可以被稱為第一元件, 而不脫離實例實施方式的范圍。如在此所使用 的, 術語 “和 / 或” 包括相關列舉項目的一個或更多的任何和所有組合。
     將理解, 當元件被稱為 “連接到” 或 “耦接到” 另一元件時, 它可以直接連接到或耦 接到另一元件, 或者可以存在中間的元件。相反, 如果元件被稱為 “直接連接到” 或 “直接耦 接到” 另一元件, 則沒有中間元件存在。 用于描述元件之間的關系的其它詞應以相似的方式 解釋 ( 例如, “在 ...... 之間” 與 “直接在 ...... 之間” , “相鄰” 與 “直接相鄰” 等 )。 這里所使用的術語僅是為了描述具體實施方式的目的且不旨在限制實例實施方 式。如這里所用的, 單數形式也旨在包括復數形式, 除非內容清楚地指示另外的意思。將 進一步理解當在此說明書中使用時術語 “包括” 和/或 “包含” 說明所述特征、 整體、 步驟、 操作、 元件和 / 或組分的存在, 但是不排除存在或添加一個或更多其它特征、 整體、 步驟、 操 作、 元件、 組分和 / 或其組。
     在這里為了描述的方便, 可以使用空間相對術語 ( 諸如 “下面” 、 “下方” 、 “下” 、 “上 方” “上” 、 等 ) 來描述一個元件或特征與其它元件或特征如圖中所示的關系。將理解空間相 對術語旨在包含除了在圖中所繪的方向之外裝置在使用或操作中的不同方向。例如, 如果 在圖中的裝置被翻轉, 則被描述為在其它元件或特征的 “下方” 或 “下面” 的元件則應取向 在所述其它元件或特征的 “上方” 。因此, 例如, 術語 “下方” 可以包含上方和下方兩個方向。 裝置也可以被以另外的方式取向 ( 旋轉 90 度或在其它取向觀看或參考 ) 且應該相應地解 釋這里所使用的空間相對描述語。
     在這里參考橫截面圖示描述了實例實施方式, 該圖示是理想實施方式 ( 和中間結 構 ) 的示意圖。同樣地, 可以預期由于例如制造技術和 / 或公差引起的圖示的形狀的變化。 因此, 實例實施方式不應解釋為限于這里所示的具體的區域形狀, 而是可以包括由于例如 由制造引起的形狀的偏離。例如, 被示為矩形的注入區可以具有倒圓 (rounded) 或彎曲的 特征和 / 或在其邊緣具有 ( 例如, 注入濃度 ) 梯度而不是從注入區到非注入區的突然變化。 相似地, 由注入形成的埋入區可以引起埋入區與通過其進行注入的表面之間的區域中的某 些注入。因此, 圖中示出的區域本質上是示意性的且它們的形狀不必示出裝置的區域的實 際形狀且不旨在限制范圍。
     還應該注意, 在某些替代實現中, 所提到的功能 / 動作可不與圖中所提到的次序 一致。例如, 根據有關的功能和 / 動作, 連續示出的兩幅圖實際上可基本同時地執行, 或者 有時可以以相反的順序執行。
     為了更明確地描述實例實施方式, 將參考附圖詳細地描述多個方面。 然而, 本發明 不限于所描述的實例實施方式。
     在此的實例實施方式涉及半導體器件及其形成方法, 更具體地, 涉及半導體存儲 器件及其形成方法。
     圖 1 是平面圖, 示出根據發明構思的實例實施方式的半導體存儲器件。圖 2A 是沿 圖 1 的線 I-I’ 、 II-II’ 和 III-III’ 截取的橫截面視圖。
     在圖 2A 中, 參考標記 A 表示沿圖 1 的線 I-I’ 截取的橫截面視圖, 參考標記 B 表示 沿圖 1 的線 II-II’ 截取的橫截面視圖, 參考標記 C 表示沿圖 1 的線 III-III’ 截取的橫截 面視圖。
     參考圖 1 和圖 2A, 半導體基板 100( 在以下文中, 被稱為基板 ) 可包括單元陣列區 90 和外圍電路區 95。基板 100 可以是硅基板、 鍺基板或硅 - 鍺基板。單元器件隔離圖案 103a 可以設置在單元陣列區 90 中的基板 100 中, 外圍器件隔離圖案 103b 可以設置在外圍 電路區 95 的基板 100 中。單元器件隔離圖案 103a 可以在單元陣列區 90 的基板 100 上定 義多個單元有源部分 (cellactive portion)105。 外圍器件隔離圖案 103b 可以在外圍電路 區 95 中的基板 100 上定義外圍有源部分 106。單元有源部分 105 可以與基板 100 的被單元 器件隔離圖案 103a 圍繞的一部分相應。外圍有源部分 106 可以與基板 100 的被外圍器件 隔離圖案 103b 圍繞的一部分相應。
     單元器件隔離圖案 103a 可以由氧化物和 / 或氮化物形成。 外圍器件隔離圖案 103b 可以由氧化物和 / 或氮化物形成。單元器件隔離圖案 103a 可以是多層的, 外圍器件隔離圖 案 103b 可以是多層的。外圍器件隔離圖案 103b 的寬度可以大于單元器件隔離圖案 103a 的寬度。因此, 在單元器件隔離圖案 103a 中層的數量可以比外圍器件隔離圖案 103b 中層 的數量少。
     如在圖 1 中所示, 多個單元有源部分 105 可以沿著多個行和多個列二維地布置。 每 個單元有源部分 105 可以在第一方向 ( 例如, 沿 “s” 方向 ) 上延伸。每個單元有源部分 105 可具有在第一方向上延伸的矩形形狀。第一方向平行于基板 100 的上表面。凹槽 112b 可 以形成在單元有源部分 105 和單元器件隔離圖案 103a 上。凹槽 112b 可以橫穿單元有源部 分 105。凹槽 112b 在不與第一方向平行的第二方向上 ( 例如, 沿 y 軸 ) 延伸。第二方向也 可以與基板 100 的上表面平行。第二方向可相應于圖 1 的 y 軸方向。第二方向可以不與第 一方向垂直。第一方向相應于在圖 1 中示出的 “s” 方向。凹槽 112b 可在第二方向上延伸 以橫穿構成一列的多個單元有源部分 105。也就是說, 凹槽 112b 可以形成在單元器件隔離 圖案 103a 和共同地構成一列的多個單元有源部分 105 中。多個凹槽 112b 可以形成在單元 陣列區 90 中。多個凹槽 112b 可分別相應于多列。
     每個凹槽 112b 可具有彼此面對的第一內側壁和第二內側壁以及底表面。第一掩 埋柵 127a 和第二掩埋柵 127b 可以設置在每個凹槽 112b 中。第一掩埋柵 127a 設置在凹槽 112b 的第一內側壁上。第二掩埋柵 127b 設置在凹槽 112b 的第二內側壁上。柵電介質膜 125 可以插置在第一掩埋柵 127a 與凹槽 112b 的第一內側壁之間以及在第二掩埋柵 127b 與 凹槽 112b 的第二內側壁之間。優選地是, 第一掩埋柵 127a 和第二掩埋柵 127b 彼此獨立地 受控。
     第一掩埋柵 127a 和第二掩埋柵 127b 可以由導電材料形成。 例如, 第一掩埋柵 127a和第二掩埋柵 127b 可包括摻雜的半導體材料 ( 例如, 摻雜硅或摻雜鍺 )、 導電的金屬氮化物 ( 例如, 鈦氮化物或鉭氮化物 )、 金屬 ( 例如, 鎢、 鈦或鉭 ) 或金屬 - 半導體化合物 ( 例如, 鎢 硅化物、 鈷硅化物或鈦硅化物 ) 等等的至少之一。柵電介質膜 125 可以由氧化物、 氮化物和 / 或氮氧化物形成。
     凹槽 112b 的第一內側壁可包括上部 113 和下部 (115a 和 116a)。第一內側壁的上 部 113 被稱為第一內側壁的上側壁。第一內側壁的下部 (115a 和 116a) 被稱為第一內側壁 的下側壁。同樣地, 凹槽 112b 的第二內側壁的上部 114 被稱為第二內側壁的上側壁。第二 內側壁的下部 (115b 和 116b) 被稱為第二內側壁的下側壁。第一內側壁的上側壁 113 可包 括由單元有源部分 105 形成的一部分和由單元器件隔離圖案 103a 形成的一部分。 第一內側 壁的下側壁 (115a 和 116a) 也可包括由單元有源部分 105 形成的一部分和由單元器件隔離 圖案 103a 形成的一部分。第一內側壁的下側壁的部分 115a 被稱為第一有源下側壁 115a。 第一內側壁的下側壁的部分 116a 被稱為第一非有源下側壁 116a。 同樣地, 第二內側壁的上 側壁 114 可包括由單元有源部分 105 形成的一部分和由單元器件隔離圖案 103a 形成的一 部分。第二內側壁的下側壁 (115b 和 116b) 可包括由單元有源部分 105 形成的一部分 115b 和由單元器件隔離圖案 103a 形成的一部分 116b。 第二內側壁的下側壁的部分 115b 被稱為 第二有源下側壁 115b。第二內側壁的下側壁的部分 116b 被稱為第二非有源下側壁 116b。 第一掩埋柵 127a 和第二掩埋柵 127b 的最上端可以比單元有源部分 105 的最上表 面低。第一掩埋柵 127a 可以設置在凹槽 112b 的第一內側壁的下側壁 (115a 和 116a) 上。 第二掩埋柵 127b 可以設置在凹槽 112b 的第二內側壁的下側壁 (115b 和 116b) 上。第一內 側壁的下側壁 (115a 和 116a) 可以比第一內側壁的上側壁 113 橫向地凹入更多。因而, 可 以限定第一底切區 Uc1。同樣地, 第二內側壁的下側壁 (115b 和 116b) 可以比第二內側壁 的上側壁 114 橫向地凹入更多。因而, 可以限定第二底切區 Uc2。凹槽 112b 的第一內側壁 和第二內側壁可以關于凹槽 112b 的底表面對稱。第一掩埋柵 127a 可以設置在第一底切區 Uc1 中, 從而第一掩埋柵 127a 可以設置在第一個內側壁的下側壁 (115a 和 116a) 上。第二 掩埋柵 127b 可以設置在第二底切區 Uc2 中, 從而第二掩埋柵 127b 可以設置在第二內側壁 的下側壁 (115b 和 116b) 上。因此, 第一掩埋柵 127a 和第二掩埋柵 127b 可以在第二方向 上平行地延伸。第一掩埋柵 127a 可以穿過構成一列的多個單元有源部分 105。同樣地, 第 二掩埋柵 127b 可以穿過構成一列的多個單元有源部分 105。
     根據發明構思的示例性實施方式, 第一有源下側壁 115a 的從第一內側壁的上側 壁 113 橫向凹入的深度可以基本上與第一非有源下側壁 116a 的橫向凹入深度相同。因此, 第一掩埋柵 127a 可具有基本一致的寬度。同樣地, 第二有源下側壁 115b 的從第二內側壁 的上側壁 114 橫向凹入的深度可以基本上與第二非有源下側壁 116b 的橫向凹入深度相同。 因此, 第二掩埋柵 127b 也可具有基本一致的寬度。第一掩埋柵 127a 和第二掩埋柵 127b 可 以彼此對稱。
     公共摻雜區 143 可以設置在凹槽 112b 的底表面下面的單元有源部分 105 中。第 一摻雜區 150a 和第二摻雜區 150b 可以分別地設置在凹槽 112b 兩側上的單元有源部分 105 中。第一摻雜區 150a 和第二摻雜區 150b 可以分別基本上設置在單元有源部分 105 的在 底切區 Uc1 和 Uc2 上方的部分中。單元有源部分 105 摻雜有第一導電摻雜劑, 摻雜區 143、 150a 和 150b 摻雜有第二導電摻雜劑。例如, 單元有源部分 105 可以由 p 型摻雜劑摻雜, 摻
     雜區 143、 150a 和 150b 可以由 n 型摻雜劑摻雜。替代地, 單元有源部分 105 可以由 n 型摻 雜劑摻雜, 摻雜區 143、 150a 和 150b 可以由 p 型摻雜劑摻雜。
     第一掩埋柵 127a 可以控制在第一有源下側壁 115a 處限定的豎直溝道區, 第二掩 埋柵 127b 可以控制在第二有源下側壁 115b 處限定的豎直溝道區。第一掩埋柵 127a、 第一 摻雜區 150a 和公共摻雜區 143 可以包括在第一場效應晶體管內。 第二掩埋柵 127b、 第二摻 雜區 150b 和公共摻雜區 143 可以包括在第二場效應晶體管內。第一場效應晶體管和第二 場效應晶體管共用公共摻雜區 143。
     第一掩埋柵 127a 可具有彼此相對的第一側壁和第二側壁。第一掩埋柵 127a 的第 一側壁鄰近第一內側壁的下側壁 (115a 和 116a)。如在圖 2A 中所示, 第一掩埋柵 127a 的第 二側壁可以與第一內側壁的上側壁 113 自對準。同樣地、 第二掩埋柵 127b 可具有彼此相對 的第一側壁和第二側壁。第二掩埋柵 127b 的第一側壁鄰近第二內側壁的下側壁 (115b 和 116b)。第二掩埋柵 127b 的第二側壁可以與第二內側壁的上側壁 114 自對準。
     公共柱 145a 可以設置在凹槽 112b 中以連接到公共摻雜區 143。第一絕緣間隔體 133a 可以設置在公共柱 145a 與第一掩埋柵 127a 之間。第一絕緣間隔體 133a 可以向上延 伸以插置在第一內側壁的上側壁 113 與公共柱 145a 之間。第二絕緣間隔體 133b 可以插置 在公共柱 145a 與第二掩埋柵 127b 之間。第二絕緣間隔體 133b 可以向上延伸以插置在公 共柱 145a 與第二內側壁的上側壁 114 之間。第一絕緣間隔體 133a 和第二絕緣間隔體 133b 可以在第二方向上彼此平行地延伸。多個公共柱 145a 可以設置在單元陣列區 90 中并且沿 行和列二維地布置。每個公共柱 145a 可以連接到形成在多個單元有源部分 105 中的每個 公共摻雜區 143。公共柱 145a 彼此間隔開。
     構成一列的多個公共柱 145a 可以設置在每個凹槽 112b 中并且在第二方向上彼此 間隔開。 填充電介質圖案 135 可以填充凹槽 112b 的位于單元器件隔離圖案 103a 中的部分。 換句話說, 填充電介質圖案 135 可以填充凹槽 112b 的在構成一列的多個公共柱 145a 之間 的部分。如在圖 2A 的區域 B 中所示, 第一絕緣間隔體 133a 和第二絕緣間隔體 133b 的部分 的下端可以延伸以彼此連接。第一絕緣間隔體 133a 和第二絕緣間隔體 133b 的部分的連接 延伸部 (connected extension) 可以位于填充電介質圖案 135 下面。
     公共柱 145a 可具有比單元有源部分 105 的最上表面向上突出更多的突出部分。 第 一絕緣間隔體 133a 和第二絕緣間隔體 133b 也可具有比單元有源部分 105 的最上表面向上 突出更多的突出部分。第一絕緣間隔體 133a 和第二絕緣間隔體 133b 的突出部分可以分別 與公共柱 145a 的突出部分的兩個側壁接觸。填充電介質圖案 135 也可以具有比單元有源 部分 105 的最上表面向上突出更多的突出部分。公共柱 145a、 絕緣間隔體 133a 和 133b 以 及填充電介質圖案 135 的突出部分的上表面可以彼此共面。
     公共柱 145a 可以由導電材料形成。例如, 公共柱 145a 可以包括摻雜的半導體材 料 ( 例如, 摻雜硅或摻雜鍺 )、 導電的金屬氮化物 ( 例如, 鈦氮化物或鉭氮化物 )、 金屬 ( 例 如, 鎢、 鈦或鉭 ) 或金屬 - 半導體化合物 ( 例如, 鎢硅化物、 鈷硅化物或鈦硅化物 ) 等等的至 少之一。例如, 第一絕緣間隔體 133a 和第二絕緣間隔體 133b 可以由氧化物、 氮化物和 / 或 氮氧化物形成。填充電介質圖案 135 可以由相對于第一絕緣間隔體 133a 和第二絕緣間隔 體 133b 具有蝕刻選擇性的電介質材料形成。例如, 當第一絕緣間隔體 133a 和第二絕緣間 隔體 133b 可以由氮化物和 / 或氮氧化物形成時, 填充電介質圖案 135 可以由氧化物形成。替代地, 當第一絕緣間隔體 133a 和第二絕緣間隔體 133b 可以由氧化物或類似物形成時, 填 充電介質圖案 135 可以由氮化物和 / 或氮氧化物形成。
     蓋電介質膜 153a 可以形成在單元陣列區 90 中。蓋電介質膜 153a 可以設置在單 元有源部分 105 和單元器件隔離圖案 103a 上。蓋電介質膜 153a 可具有與公共柱 145a、 絕 緣間隔體 133a 和 133b 以及填充電介質膜 135 的上表面共面的平坦化上表面。蓋電介質膜 153a 可以由相對于填充電介質膜 135 具有蝕刻選擇性的電介質材料形成。 蓋電介質膜 153a 可以由與絕緣間隔體 133a 和 133b 相同的材料形成。
     公共布線 (common wiring)165a 可以設置在蓋電介質膜 153a 上以連接到公共柱 145a。公共布線 165a 可以在垂直于第二方向的第三方向上延伸。第三方向可以相應于圖 1 中的 x 軸方向。如在圖 1 中所示, 公共布線 165a 可以連接到構成每行的多個公共柱 145a。 多個公共布線 165a 可以形成在單元陣列區 90 中。多個公共布線 165a 可以分別相應于多 行。本發明不限于此。根據發明構思的示例性實施方式, 多個公共布線 165a 可以在另一個 方向上延伸。單元蓋掩模圖案 168a 可以形成在每個公共布線 165a 上。單元蓋掩模圖案 168a 可具有在公共布線 165a 的兩個側壁上自對準的兩個側壁。
     參見圖 1 和圖 2A, 外圍柵極 170 可以設置在外圍電路區 95 中以橫跨過外圍有源區 106。外圍柵電介質膜 155 可以插置在外圍柵極 170 與外圍有源區 106 的上表面之間。外 圍柵極 170 可以包括被依次層疊的下柵 160a 和上柵 165b。外圍蓋掩模圖案 168b 可以形成 在外圍柵 170 上。外圍蓋掩模圖案 168b 可具有在外圍柵 170 的兩個側壁上自對準的兩個 側壁。外圍源 / 漏極 171 設置在外圍柵極 170 兩側上的外圍有源區 106 中。外圍源 / 漏極 171 可由與摻雜區 150a 和 150b 相同的摻雜劑形成, 或者可以摻雜有與摻雜區 150a 和 150b 不同的摻雜劑。
     外圍柵極 170 的下柵極 160a 可以由能調整功函數的導電材料形成。例如, 下柵 極 160a 可以由摻雜的半導體材料 ( 例如, 摻雜硅、 摻雜鍺和 / 或摻雜硅 - 鍺 ) 形成。上柵 極 165b 可以由電阻率低于下柵極 160a 的導電材料形成。例如, 上柵極 165b 可以包括金屬 ( 例如, 鎢、 鈦或鉭 )、 導電的金屬氮化物 ( 例如, 鈦氮化物或鉭氮化物 ) 或金屬 - 半導體化 合物 ( 例如, 鎢硅化物、 鈷硅化物或鈦硅化物 ) 等等的至少之一。
     例如, 單元陣列區 90 的公共布線 165a 可以包括金屬 ( 例如, 鎢、 鈦或鉭 )、 導電的 金屬氮化物 ( 例如, 鈦氮化物或鉭氮化物 ) 或金屬 - 半導體化合物 ( 例如, 鎢硅化物、 鈷硅 化物或鈦硅化物 ) 等等的至少之一。根據發明構思的示例實施方式, 公共布線 165a 可以由 與外圍柵極 170 的上柵極 165b 相同的材料形成。根據發明構思的示例實施方式, 公共布線 165a 可以與外圍柵極 170 的上柵極 165b 同時形成。
     單元蓋掩模圖案 168a 和外圍蓋掩模圖案 168b 可以由相同的材料形成。例如, 單 元蓋掩模圖案 168a 和外圍蓋掩模圖案 168b 可以由氧化物、 氮化物和 / 或氮氧化物形成, 但 是不限于此。蓋掩模圖案 168a 和外圍蓋掩模圖案 168b 可以由彼此不同的材料形成。
     側壁間隔體 172 可以設置在公共布線 165a 和單元蓋掩模圖案 168a 的兩個側壁 上。外圍柵極間隔體 173 可以設置在外圍柵極 170 和外圍蓋掩模圖案 168b 的兩個側壁上。 根據該配置, 公共布線 165a 的兩個側壁和上表面可以被側壁間隔體 172 和單元蓋掩模圖案 168a 圍繞, 外圍柵極 170 的兩個側壁和上表面可以被外圍柵極間隔體 173 和外圍蓋掩模圖 案 168b 圍繞。基板 100 可以用層間電介質膜 175 覆蓋。層間電介質膜 175 可具有與單元蓋掩模 圖案 168a 和外圍蓋掩模圖案 168b 的上表面共面的平坦化上表面。然而, 本發明不限于此。 根據發明構思的示例實施方式, 層間電介質膜 175 可以覆蓋單元蓋掩模圖案 168a 和外圍蓋 掩模圖案 168b 的上表面。
     優選地是, 側壁間隔體 172 和外圍柵極間隔體 173 由相同的電介質材料形成。間 隔體 172 和 173 以及蓋掩模圖案 168a 和 168b 可以由相對于層間電介質膜 175 具有蝕刻選 擇性的電介質材料形成。例如, 當層間電介質膜 175 由氧化物形成時, 間隔體 172 和 173 以 及蓋掩模圖案 168a 和 168b 可以由氮化物和 / 或氮氧化物形成。
     第一接觸插塞 180a 可以依次穿透層間電介質膜 175 和蓋電介質膜 153a 從而連 接到第一摻雜區 150a。第二接觸插塞 180b 可以依次穿透層間電介質膜 175 和蓋電介質膜 153a 從而連接到第二摻雜區 150b。 第一接觸插塞 180a 和第二接觸插塞 180b 可具有與側壁 間隔體 172 自對準的側壁。多個第一接觸插塞 180a 可以形成在單元陣列區 90 中。即, 多 個第一接觸插塞 180a 可以分別連接到形成在多個單元有源部分 105 中的第一摻雜區 150a。 同樣地, 多個第二接觸插塞 180b 也可以形成在單元陣列區 90 中。也就是說, 多個第二接觸 插塞 180b 也可以分別連接到形成在多個單元有源部分 105 中的第二摻雜區 150b。第一接 觸插塞 180a 和第二接觸插塞 180b 可以包括諸如摻雜的半導體材料 ( 例如, 摻雜硅、 摻雜鍺 和 / 或摻雜硅 - 鍺 )、 金屬 ( 例如, 鎢、 鈦或鉭 )、 導電的金屬氮化物 ( 例如, 鈦氮化物或鉭氮 化物 ) 或金屬 - 半導體化合物 ( 例如, 鎢硅化物、 鈷硅化物或鈦硅化物 ) 等等的至少一種導 電材料。
     第一數據存儲元件 DS1 可以設置在單元陣列區 90 的層間電介質膜 175 上從而連 接到第一接觸插塞 180a。因此, 第一數據存儲元件 DS1 可以經由第一接觸插塞 180a 電連 接到第一摻雜區 150a。第二數據存儲元件 DS2 可以設置在單元陣列區 90 的層間電介質膜 175 上從而連接到第二接觸插塞 180b。因此, 第二數據存儲元件 DS2 可以經由第二接觸插 塞 180b 電連接到第二摻雜區 150b。第一數據存儲元件 DS1 和第二數據存儲元件 DS2 可以 以多種形式實現。例如, 第一數據存儲元件 DS1 和第二數據存儲元件 DS2 可以實現為電容 器或可變電阻器。第一數據存儲元件 DS1 和第二數據存儲元件 DS2 將在以下詳細地描述。
     第一存儲單元和第二存儲單元可以設置在每個單元有源部分 105 處。第一存儲單 元可以包括第一數據存儲元件 DS1 以及包括第一摻雜區 150a 和第一掩埋柵 127a 的第一場 效應晶體管。第二存儲單元可以包括第二數據存儲元件 DS2 以及包括第二摻雜區 150b 和 第二掩埋柵 127b 的第二場效應晶體管。第一場效應晶體管可以相應于第一存儲單元的開 關元件。第二場效應晶體管可以相應于第二存儲單元的開關元件。
     外圍接觸插塞 182a 可以穿透外圍電路區 95 中的層間電介質膜 175 以連接到外圍 源 / 漏極 171。外圍柵極接觸插塞 182b 可以穿透外圍蓋掩模圖案 168b 以連接到外圍柵極 170。外圍接觸插塞 182a 和外圍柵極接觸插塞 182b 可以包括摻雜的半導體材料 ( 例如, 摻 雜硅、 摻雜鍺和 / 或摻雜硅 - 鍺 )、 金屬 ( 例如, 鎢、 鈦或鉭 )、 導電的金屬氮化物 ( 例如, 鈦 氮化物或鉭氮化物 ) 或金屬 - 半導體化合物 ( 例如, 鎢硅化物、 鈷硅化物或鈦硅化物 ) 等等 的至少一種。根據發明構思的示例實施方式, 第一接觸插塞 180a、 第二接觸插塞 180b、 外圍 接觸插塞 182a 和外圍柵極接觸插塞 182b 可以由相同的導電材料形成。
     第一外圍布線 184a 可以設置在外圍電路區 95 中的層間電介質膜 175 上以連接到外圍接觸插塞 182a。第二外圍布線 184b 可以設置在外圍電路區 95 中的層間電介質膜 175 上以連接到外圍柵極接觸插塞 182b。 第一外圍布線 184a 和第二外圍布線 184b 可以包括金 屬 ( 例如, 鎢、 鈦或鉭 )、 導電的金屬氮化物 ( 例如, 鈦氮化物或鉭氮化物 )、 導電的金屬氮化 物 ( 例如, 鈦氮化物或鉭氮化物 ) 或金屬 - 半導體化合物 ( 例如, 鎢硅化物、 鈷硅化物或鈦硅 化物 ) 等等的至少之一。第一外圍布線 184a 和第二外圍布線 184b 的兩個側壁和上表面可 以被外圍側壁間隔體 187 和外圍蓋圖案 185 圍繞。外圍側壁間隔體 187 和外圍蓋圖案 185 可以由氮化物和 / 或氮氧化物形成。根據發明構思的示例實施方式, 當相同的操作電壓被 施加到外圍柵極 170 和外圍源 / 漏極 171 時, 第一外圍布線 184a 和第二外圍布線 184b 可 以橫向延伸以彼此連接。
     根據上述半導體存儲裝置, 彼此獨立受控的第一掩埋柵 127a 和第二掩埋柵 127b 可以設置在一個凹槽 112b 中。根據該配置, 有可能最小化第一存儲單元和第二存儲單元的 占有面積, 該第一存儲單元和第二存儲單元分別包括第一掩埋柵 127a 和第二掩埋柵 127b。 因為第一掩埋柵 127a 和第二掩埋柵 127b 的線寬可以不通過光刻定義且可以設置在凹槽 112b 的兩個內側壁上, 所以有可能最小化第一存儲單元和第二存儲單元的占有面積。當凹 槽 112b 的線寬可以通過光刻法被定義為最小的線寬 (1F) 時, 第一存儲單元和第二存儲單 2 元的每個均能實現為 4F 。因此, 有可能實現對于高集成度優化的半導體存儲裝置。
     通過凹槽 112b 的內側壁的凹入下側壁, 第一掩埋柵 127a 和第二掩埋柵 127b 可以 分別設置在第一底切區 Uc1 和第二底切區 Uc2 中。根據該配置, 第一掩埋柵 127a 和第二掩 埋柵 127b 的線寬可以擴大, 從而能使第一掩埋柵 127a 和第二掩埋柵 127b 的電阻下降。因 此, 有可能實現以高速操作并具有優良可靠性的半導體存儲裝置。
     接下來, 將根據發明構思的實例實施方式的不同的修改實例來描述半導體存儲裝 置。在修改實例中, 相同的附圖標記指定相同的組件。
     在上述半導體存儲裝置中, 第一掩埋柵 127a 和第二掩埋柵 127b 可具有分別在凹 槽 112b 的第一內側壁的第一上側壁 113 和第二內側壁的第二上側壁 114 上自對準的側壁。 第一掩埋柵 127a 和第二掩埋柵 127b 可具有不同的形式。將參考附圖描述不同的形式。
     圖 2B 是根據發明構思實例實施方式的修改實例的沿圖 1 的線 I-I’ 和 II-II’ 截 取的橫截面視圖, 示出半導體存儲裝置的掩埋柵。
     參見圖 2B, 第一掩埋柵 127a’ 可以設置在第一底切區 Uc1 中, 第二掩埋柵 127b’ 可以設置在第二底切區 Uc2 中。第一掩埋柵 127a’ 可具有彼此相對的第一側壁和第二側 壁。第一掩埋柵 127a’ 的第一側壁可以鄰近凹槽 112b 的第一個內側壁的下側壁 (115a 和 116b)。在這種情況下, 第一掩埋柵 127a’ 的第二側壁可以比凹槽 112b 的第一內側壁的上 側壁 113 橫向地凹入更多。因此, 第一掩埋柵 127a’ 可以僅填充第一底切區 Uc1 的一部分。 第一絕緣間隔體 133a 可以橫向地延伸以填充第一底切區 Uc1 的另一部分。同樣地, 第二掩 埋柵 127b’ 可具有第一側壁和與第一側壁相對的第二側壁, 該第一側壁鄰近凹槽 112b 的第 二內側壁的下側壁 (115b 和 116a)。第二掩埋柵 127b’ 的第二側壁可以比凹槽 112b 的上側 壁 114 橫向地凹入更多。第二掩埋柵 127b’ 可以僅填充第二底切區 Uc2 的一部分。第二絕 緣間隔體 133b 可以橫向地延伸以填充第二底切區 Uc2 的另一部分。第一掩埋柵 127a’ 和 第二掩埋柵 127b’ 可以由與圖 1 和圖 2A 中示出的第一掩埋柵 127a 和第二掩埋柵 127b 相 同的材料形成。通過使第一掩埋柵 127a’ 和第二掩埋柵 127b’ 的第二側壁比上側壁 113 和 114 橫 向地凹入更多, 有可能增大公共柱 145a 與第一掩埋柵 127a’ 之間的距離以及公共柱 145a 與第二掩埋柵 127b’ 之間的距離。因此, 能最小化公共柱 145a 與第一掩埋柵 127a’ 和第二 掩埋柵 127b’ 之間的寄生電容。
     圖 2C 是根據發明構思實例實施方式的另一修改實例的沿圖 1 的線 I-I’ 和 II-II’ 截取的橫截面視圖, 示出半導體存儲裝置的掩埋柵。
     參見圖 2c, 凹槽 112’ 可具有彼此面對的第一和第二內側壁。凹槽 112’ 的第一個 內側壁可具有彼此對準并形成一個平坦表面的下側壁和上側壁。凹槽 112’ 的第二內側壁 也可具有彼此對準并形成一個平坦表面的下側壁和上側壁。也就是說, 可不形成在圖 2A 和 圖 2B 中示出的底切區 Uc1 和 Uc2。第一掩埋柵 127as 可以設置在凹槽 112’ 的第一個內側 壁的下側壁上, 第二掩埋柵 127bs 可以設置在凹槽 112’ 的第二內側壁的下側壁上。第一掩 埋柵 127as 和第二掩埋柵 127bs 可以由與圖 1 和圖 2A 中示出的第一掩埋柵 127a 和第二掩 埋柵 127b 相同的材料形成。
     在上述半導體存儲裝置中, 數據存儲元件 DS1 和 DS2 可以以多種形式實現。將參 考附圖描述數據存儲元件 DS1 和 DS2 的具體實例。
     圖 3 是根據發明構思實例實施方式的沿圖 1 的線 I-I’ 、 II-II’ 和 III-III’ 截取 的橫截面視圖, 示出半導體存儲裝置的數據存儲元件。
     參見圖 3, 第一存儲電極 SE1 可以設置在第一接觸插塞 180a 上, 第二存儲電極 SE2 可以設置在第二接觸插塞 180b 上。第一存儲電極 SE1 和第二存儲電極 SE2 可具有圓柱形 形狀以增大表面面積。然而, 本發明不限于此。第一存儲電極 SE1 和第二存儲電極 SE2 可 以以不同于圓柱形形狀的形狀實現。電容器電介質膜 210 可以設置在第一存儲電極 SE1 和 第二存儲電極 SE2 的表面上。電容器電介質膜 210 可具有基本一致的厚度。上電極 220 可 以設置在電容器電介質膜 210 上。上電極 220 覆蓋第一存儲電極 SE1 和第二存儲電極 SE2 的表面。第一電容器可以包括第一存儲電極 SE1、 上電極 220 的覆蓋第一存儲電極 SE1 的 表面的一部分、 和插置在其間的電容器電介質膜 210。第二電容器可以包括第二存儲電極 SE2、 上電極 220 的覆蓋第二存儲電極 SE2 的表面的一部分、 和插置在其間的電容器電介質 膜 210。第一電容器可以相應于第一數據存儲元件 DS1( 如在圖 1 和圖 2A 中所示 )。第二 電容器可以相應于第二數據存儲元件 DS2( 如在圖 1 和圖 2A 中所示 )。
     包括第一電容器和第二電容器的半導體存儲裝置可以相應于 DRAM 器件。在這種 情況下, 公共布線 165a 可以相應于位線。公共布線 165a 可以在垂直于第一掩埋柵 127a 和 第二掩埋柵 127b 的縱向方向 ( 也就是說, 其中凹槽 112b 沿其延伸的第二方向 ) 的方向上 延伸。
     接下來, 將參考附圖描述圖 1 和圖 2A 中示出的數據存儲元件 DS1 和 DS2 的不同形 式。
     圖 4A 是平面圖, 示出根據發明構思的實例實施方式的半導體存儲裝置的數據存 儲元件的不同形式。圖 4B 是沿圖 4A 的線 IV-IV’ 和 V-V’ 截取的橫截面圖。在圖 4B 中, 在 圖 4B 中的參考標記 D 表示沿圖 4A 的線 IV-IV’ 截取的橫截面圖, 參考標記 E 表示沿圖 4A 的線 V-V’ 截取的橫截面圖。
     參見圖 4A 和圖 4B, 第一可變電阻器 VR1 和第二可變電阻器 VR2 分別電連接到第一接觸插塞 180a 和第二接觸插塞 180b。第一可變電阻器 VR1 和第二可變電阻器 VR2 的每一 個可變化至電阻率彼此不同的多個穩定狀態。第一可變電阻器 VR1 和第二可變電阻器 VR2 的每一個可以是磁隧道結圖案、 相變材料圖案或者能產生或破壞細絲 (filament) 的材料 圖案。
     當第一可變電阻器 VR1 和第二可變電阻器 VR2 是磁隧道結圖案時, 第一可變電阻 器 VR1 和第二可變電阻器 VR2 的每一個可以包括磁化方向固定的參考層、 磁化方向可變的 自由層以及插置在參考層與自由層之間的隧道阻擋層。 當自由層的磁化方向平行于參考層 的磁化方向時, 可變電阻器 VR1 和 VR2 的每一個可具有第一電阻率。當自由層的磁化方向 反平行于參考層的磁化方向時, 可變電阻器 VR1 和 VR2 的每一個可具有高于第一電阻率的 第二電阻率。自由層的磁化方向可以被流經可變電阻器 VR1 和 VR2 中每一個的電流中電子 的自旋扭矩改變。參考層可以是包括反鐵磁性層、 鐵磁層和非磁性層 ( 例如, 釕 ) 的多層薄 膜。自由層可以由鐵磁材料形成。隧道阻擋層可以由例如鋁氧化物和 / 或鎂氧化物形成。
     當第一可變電阻器 VR1 和第二可變電阻器 VR2 由能產生和破壞至少細絲的材料 形成時, 第一可變電阻器 VR1 和第二可變電阻器 VR2 可以包括鈮氧化物、 鈦氧化物、 鎳氧化 物、 鋯氧化物、 釩氧化物、 PCMO((Pr, Ca)MnO3)、 鍶 - 鈦氧化物、 鋇 - 鍶 - 鈦氧化物、 鍶 - 鋯氧 化物、 鋇 - 鋯氧化物、 或鋇 - 鍶 - 鋯氧化物等等的至少之一。當第一可變電阻器 VR1 和第二 可變電阻器 VR2 的每一個形成為具有其中產生至少細絲的材料圖案時, 可變電阻器 VR1 和 VR2 的每個可具有低電阻率。當第一可變電阻器 VR1 和第二可變電阻器 VR2 的每一個形成 為具有其中至少細絲被破壞的材料圖案時, 可變電阻器 VR1 和 VR2 的每個可具有高的電阻 率。可變電阻器 VR1 和 VR2 能根據產生細絲的數目來存儲多位數據。細絲可具有通過連接 空位 (vacancy) 而形成的通道形狀。替代地, 細絲可具有通過連接金屬原子而形成的金屬 橋形狀。
     當第一可變電阻器 VR1 和第二可變電阻器 VR2 形成為具有相變材料圖案時, 第一 可變電阻器 VR1 和第二可變電阻器 VR2 可包括具有碲 (Te) 和硒 (Se)( 其是硫族化物原 子 ) 的至少之一的相變材料。相變材料可以在結晶狀態與非晶狀態之間變化。結晶狀態 的相變材料可具有比非晶狀態的相變材料低的電阻率。例如, 可變電阻器 VR1 和 VR2 可 包 括 Ge-Sb-Te、 As-Sb-Te、 As-Ge-Sb-Te、 Sn-Sb-Te、 Ag-In-Sb-Te、 In-Sb-Te、 第 5A 族 元 素 -Sb-Te、 第 6A 族元素 -Sb-Te、 第 5A 族元素 -Sb-Se, 第 6A 族元素 -Sb-Se、 Ge-Sb, In-Sb、 Ga-Sb 或摻雜的 Ge-Sb-Te 等等的至少之一。
     第一可變電阻器 VR1 可以包括在圖 1 和圖 2A 中示出的第一數據存儲元件 DS1 中。 第二可變電阻器 VR2 可以包括在圖 1 和圖 2A 中示出的第二數據存儲元件 DS2 中。
     可變電阻器 VR1 和 VR2、 層間電介質膜 175 和公共布線 165a 可以被上層間電介質 膜 223 覆蓋。上布線 230 可以設置在上層間電介質膜 223 上。上布線 230 可以通過上插塞 225 電連接到第一可變電阻器 VR1 或第二可變電阻器 VR2, 該上插塞 225 穿過上層間電介質 膜 223 形成。如圖 4A 中所示, 上布線 230 可在垂直于第一掩埋柵 127a 和第二掩埋柵 127b 的延伸方向的方向上延伸。在該情況下, 上布線 230 可以電連接到第一可變電阻器 VR1 和 第二可變電阻器 VR2, 該第一可變電阻器 VR1 分別連接到構成一行的單元有源部分 105, 該 第二可變電阻器 VR2 分別連接到構成鄰近所述一行的另一行的單元有源部分 105。 然而, 本 發明不限于此。根據本發明構思的實例實施方式, 上布線 230 可平行于單元有源部分 105延伸并且可以電連接到連接到每個單元有源部分 105 的第一可變電阻器 VR1 和第二可變電 阻器 VR2。
     當可變電阻器 VR1 和 VR2 包括于數據存儲元件中時, 上布線 230 可相應于位線。 在該情況下, 公共布線 165a 可用作施加參考電壓 ( 例如, 接地電壓 ) 的布線。如圖 4A 中所 示, 公共布線 165a 可在垂直于第一掩埋柵 127a 和第二掩埋柵 127b 的縱向方向的方向上延 伸。替代地, 公共布線 165a 可平行于第一掩埋柵 127a 和第二掩埋柵 127b 延伸。
     包括可變電阻器 VR1 和 VR2 的數據存儲元件可應用于在圖 1、 圖 2A、 圖 2B 和圖 2C 中示出的半導體存儲器件。此外, 包括可變電阻器 VR1 和 VR2 的數據存儲元件可應用到根 據其他的修改實例的半導體存儲器件 ( 參見圖 5、 圖 6 和圖 7), 這將在以下描述。當根據發 明構思的實施方式的半導體存儲器件可包括可變電阻器 VR1 和 VR2 時, 半導體存儲器件可 以實現為非易失性存儲裝置。根據修改實例的半導體存儲器件可包括在圖 1 和圖 2A 中示 出的外圍電路區 95 和外圍場效應晶體管。
     上述單元有源部分 105 可具有另一種形式, 這將參考附圖來描述。
     圖 5 是平面圖, 示出根據發明構思的實例實施方式的修改實例的半導體存儲器 件。
     參見圖 5, 多個單元有源部分 105 和 105a 沿行和列 (C1、 C2、 C3、 C4、 ......) 在 基板的單元陣列區中二維地布置。單元有源部分 105 和 105a 可包括形成在奇數列 (C1、 C3、 ......) 中的第一單元有源部分 105 和形成在偶數列 (C2、 C4、 ......) 中的第二單元有 源部分 105a。每個第一單元有源部分 105 可沿第一方向延伸, 每個第二單元有源部分 105a 可沿不同于第一方向的第二方向延伸。
     多 個 凹 槽 112b 沿 第 三 方 向 延 伸。 每 個 凹 槽 112b 可 橫 穿 在 每 列 (C1、 C2、 C3、 C4、 ......) 中的單元有源部分 105 或 105a。凹槽 112b 可以平行于列。第一掩埋柵 127a 和第二掩埋柵 127b 設置在每個凹槽 112b 中從而在第三方向上彼此平行地延伸。第三方向 相應于圖 5 中的 y 軸方向。第三方向不與第一方向和第二方向平行。第三方向可以不與第 一方向和第二方向垂直。
     第一有源部分 105 可以與第二有源部分 105a 對稱。特別地, 關于在第一列 C1 與 第二列 C2 之間經過并沿第三方向延伸的虛線, 第一列 C1 中的第一有源部分 105 可以與第 二列 C2 中的第二有源部分 105a 對稱。因此, 形成在列中的第一有源部分 105 和第二有源 部分 105a 可以布置成波形。第一方向可相應于圖 5 中的 “s” 方向。第二方向可相應于圖 5 中的 “Sa” 方向。
     在圖 5 中, 為了便于描述, 更詳細地示出了修改實例的特征。然而, 本發明不限于 該修改實例。參考圖 1 至圖 4 描述的半導體存儲器件的特征適用于圖 5 中的修改實例。根 據該修改實例的半導體存儲器件可包括在圖 1 和圖 2A 中示出的外圍電路區 95 和外圍場效 應晶體管。
     圖 6A 是平面圖, 示出根據發明構思的實例實施方式的另一修改實例的半導體存 儲器件。圖 6B 是沿圖 6A 的線 VI-VI’ 和 VII-VII’ 截取的橫截面視圖。在圖 6B 中, 參考標 記 F 表示沿圖 6A 的線 VI-VI’ 截取的橫截面視圖, 參考標記 G 表示沿圖 6A 的線 VII-VII’ 截取的橫截面視圖。
     參考圖 6A 和圖 6B, 多個單元有源部分 105’ 沿著行和列在基板 100 上二維地布置。每個單元有源部分 105’ 可具有沿第一方向延伸的矩形形狀。多個凹槽 112b 可沿第二方向 平行地延伸。每個凹槽 112b 橫穿構成每列的多個單元有源部分 105’ 和在單元有源部分 105’ 之間的單元器件隔離圖案 103a。第一掩埋柵 127a 和第二掩埋柵 127b 設置在每個凹 槽 112b 中。
     如圖 6A 中所示, 第一方向可以垂直于第二方向, 其中第一方向是每個單元有源部 分 105’ 的縱向方向, 第二方向是凹槽 112b 的縱向方向。根據該修改實例, 第一方向可相應 于圖 6A 的 x 軸方向, 第二方向可相應于圖 6B 的 y 軸方向。
     根據該修改實例, 公共布線 165a’ 可沿第一方向延伸。公共布線 165a’ 可以設置 一對相鄰行之間的單元器件隔離圖案 103a 上方。公共布線 165a’ 可接觸導電墊 250, 該導 電墊 250 接觸公共柱 145a。特別地, 導電墊 250 可接觸公共柱 145a 的上表面并沿第二方 向延伸, 從而被設置在該對行之間的單元器件隔離圖案 103a 上方。公共布線 165a’ 可與導 電墊 250 的位于單元器件隔離圖案 103a 上方的一部分的上表面接觸。導電墊 250 可以設 置在下層間電介質膜 248 中, 該下層間電介質膜 248 插置在蓋電介質膜 153a 與層間電介質 膜 175 之間。下層間電介質膜 248 的上表面可以與導電墊 250 的上表面共面。例如, 導電 墊 250 可包括摻雜半導體材料 ( 例如, 摻雜硅或摻雜鍺 )、 導電的金屬氮化物 ( 例如, 鈦氮化 物或鉭氮化物 )、 金屬 ( 例如, 鎢、 鈦或鉭 )、 或金屬 - 半導體化合物 ( 例如, 鎢硅化物、 鈷硅 化物或鈦硅化物 ) 等等的至少之一。下層間電介質膜 248 可以由氧化物、 氮化物和 / 或氮 氧化物形成。第一接觸插塞 180a’ 和第二接觸插塞 180b’ 可穿透層間電介質膜 175、 下層間 電介質膜 248 和蓋電介質膜 153a 以分別與第一摻雜區 150a 和第二摻雜區 150b 接觸。在 圖 1 和圖 2A 中示出的第一數據存儲元件 DS1 和第二數據存儲元件 DS2 可分別與第一接觸 插塞 180a’ 和第二接觸插塞 180b’ 的上表面接觸。在圖 3 中示出的電容器或在圖 4A 和圖 4B 中示出的可變電阻器可應用于第一數據存儲元件 DS1 和第二數據存儲元件 DS2。公共布 線 165a’ 可以由與在圖 1 和圖 2A 中示出的公共布線 165a 相同的材料形成。第一接觸插塞 180a’ 和第二接觸插塞 180b’ 可以由與圖 1 和圖 2A 中示出的第一接觸插塞 180a 和第二接 觸插塞 180b 相同的材料形成。
     根據本發明構思的實例實施方式, 當連接到第一接觸插塞 180a’ 和第二接觸插塞 180b’ 的第一數據存儲元件和第二數據存儲元件包括在圖 4A 和圖 4B 中示出的可變電阻器 時, 在圖 6A 和圖 6B 中示出的公共布線 165a’ 可沿第二方向 ( 也就是說, 與第一掩埋柵 127a 和第二掩埋柵 127b 平行的方向 ) 延伸。在該情況下, 可以不形成導電墊 250 和下層間電介 質膜 248。參考圖 6A 和圖 6B 描述的半導體存儲器件可包括在圖 1 和圖 2A 中示出的外圍電 路區 95 和外圍場效應晶體管。
     圖 7A 是平面圖, 示出根據發明構思的實例實施方式的又一修改實例的半導體存 儲器件。圖 7B 是沿圖 7A 的線 VIII-VIII’ 和 IX-IX’ 截取的橫截面視圖。在圖 7B 中, 參 考標記 H 表示沿圖 7A 的線 VIII-VIII’ 截取的橫截面視圖, 參考標記 I 表示沿圖 7A 的線 IX-IX’ 截取的橫截面視圖。
     參考圖 7A 和圖 7B, 多個單元有源部分 105 可以沿著行和列在單元陣列區的基板 100 上二維地布置。 每個單元有源部分 105 可具有沿第一方向延伸的矩形形狀。 凹槽 112b’ 設置在單元有源部分 105 以及設置在單元有源部分 105 之間的單元器件隔離圖案 103a 中。 凹槽 112b’ 沿第二方向延伸。第一方向可相應于圖 7A 的 “s” 方向, 第二方向可相應于圖 7B的 y 軸方向。
     凹槽 112b’ 具有彼此面對的第一內側壁和第二內側壁以及底表面。凹槽 112b’ 的 第一內側壁可包括上側壁 113 和下側壁。凹槽 112b’ 的第二內側壁可包括上側壁 114 和下 側壁。第一內側壁的下側壁可以比上側壁 113 橫向地凹入更多以限定第一底切區 Uc1’ 。第 二內側壁的下側壁可以比上側壁 114 橫向地凹入更多以限定第二底切區 Uc2’ 。
     凹槽 112b’ 的第一內側壁的下側壁可包括由單元有源部分 105 形成的第一有源下 側壁 115a 和由單元器件隔離圖案 103a 形成的第一非有源下側壁 116a’ 。第一非有源下側 壁 116a’ 可以比第一有源下側壁 115a 橫向地凹入更多。因此, 凹槽 112b’ 的第一內側壁的 下側壁還可包括由位于第一非有源下側壁 116a’ 與第一有源下側壁 115a 之間的單元有源 部分 105 形成并沿第一方向延伸的側壁。位于單元有源部分 105 中第一底切區 Uc1’ 的第 一部分的第一寬度 W1 可以小于位于單元器件隔離圖案 103a 中的第一底切區 Uc1’ 的第二 部分的第二寬度 W2。
     同樣地, 凹槽 112b’ 的第二內側壁的下側壁可包括由單元有源部分 105 形成的第 二有源下側壁 115b 和由單元器件隔離圖案 103a 形成的第二非有源下側壁 116b’ 。第二非 有源下側壁 116b’ 可以比第二有源下側壁 115b 橫向地凹入更多。因此, 凹槽 112b’ 的第二 內側壁的下側壁還可包括由位于第二非有源下側壁 116b’ 與第二有源下側壁 115b 之間的 單元有源部分 105 形成并沿沿第一方向延伸的側壁。位于單元有源部分 105 中第二底切區 Uc2’ 的第一部分的第一寬度可以小于位于單元器件隔離圖案 103a 中的第二底切區 Uc2’ 的 第二部分的第二寬度。
     第一掩埋柵 127a 可以形成在第一底切區 Uc1 中以設置在第一內側壁的下側壁上。 第二掩埋柵 127b 可以形成在第二底切區 Uc2’ 中以設置在第二內側壁的下側壁上。柵電介 質膜 125 插置在第一掩埋柵 127a 與第一內側壁之間以及在第二掩埋柵 127b 與第二內側壁 之間。
     依據第一底切區 Uc1’ 的形狀, 第一掩埋柵 127a 可覆蓋第一有源下側壁 115a、 第 一非有源下側壁 116a′以及沿第一方向延伸并由第一內側壁的下側壁中的第一有源下側 壁 115a 與第一非有源下側壁 116a′之間的單元有源部分 105 形成的側壁。 因此, 由第一掩 埋柵 127a 控制的溝道區 310 可以實現為包括沿第一方向延伸的一部分 305 和沿第二方向 延伸的一部分 300 的三維形狀。在該情況下, 位于凹槽 112b′的底表面下面的公共摻雜區 143′可橫向地延伸。公共摻雜區 143′的一端可橫向地延伸至第一非有源下側壁 116a′ 比第一有源下側壁 115a 橫向地凹入更多的程度。因此, 因為溝道區 310 的溝道寬度擴大, 所以有可能增大包括第一掩埋柵 127a 的第一場效應晶體管的開啟電流。
     同樣地, 依據第二底切區 Uc2′的形狀, 第二掩埋柵 127b 可覆蓋第二有源下側壁 115b、 第二非有源下側壁 116b′以及沿第一方向延伸并由第二內側壁的下側壁中的第二有 源下側壁 115b 與第二非有源下側壁 116b′之間的單元有源部分 105 形成的側壁。 因此, 由 第二掩埋柵 127b 控制的溝道區也可以實現為包括沿第一方向延伸的一部分和沿第二方向 延伸的一部分的三維形狀。 在該情況下, 公共摻雜區 143′的另一個端可橫向地延伸至第二 非有源下側壁 116b 比第二有源下側壁 115b 橫向地凹入更多的程度。
     根據修改實例的技術精神適用于參考圖 1、 圖 2A、 圖 2B、 圖 3、 圖 4、 圖 5 和圖 6 描述 的半導體存儲器件。接下來, 將描述根據發明構思的實施方式的半導體存儲器件的形成方法。
     圖 8 至圖 24 是示出根據發明構思的實例實施方式的沿圖 1 的線 I-I′、 II-II′ 和 III-III′截取的半導體存儲器件的橫截面圖。
     參考圖 8, 可以制備基板 100, 該基板 100 包括單元陣列區和外圍電路區。 限定單元 有源部分 105 的單元溝槽可以形成在單元陣列區中, 限定外圍有源部分 106 的外圍溝槽可 以形成在外圍電路區中。單元有源部分 105 可沿第一方向延伸, 如圖 1 中所示。可以形成 填充單元溝槽的單元器件隔離圖案 103a 以及可以形成填充單元溝槽的外圍器件隔離圖案 103b。單元器件隔離圖案 103a 和外圍器件隔離圖案 103b 可包括形成在單元溝槽和外圍溝 槽的側壁上的熱氧化層。單元器件隔離圖案 103a 和外圍器件隔離圖案 103b 還可包括形成 在熱氧化層上的襯墊層。襯墊層可以形成為例如氮化物層和 / 或氮氧化物層。單元器件隔 離圖案 103a 和外圍器件隔離圖案 103b 還可包括在襯墊層上的填充氧化物層以填充單元溝 槽和外圍溝槽。填充氧化物層可包括, 例如, 高密度等離子體氧化物層和 / 或 SOG 層 ( 旋涂 玻璃層 )。根據本發明構思的實例實施方式, 單元溝槽的寬度小于外圍溝槽的寬度。因此, 單元器件隔離圖案 103a 可僅包括熱氧化物層和襯墊層, 外圍器件隔離圖案 103b 可包括熱 氧化物層、 襯墊層和填充氧化物層。
     雖然沒有示出, 但是當熱氧化物層形成在外圍器件隔離圖案 103b 中時, 熱氧化物 層可以形成在單元有源部分 105 和外圍有源部分 106 的上表面上。在有源部分 105 和 106 的上表面上的熱氧化物層可用作緩沖氧化物層。
     硬掩模膜 110 可以形成在包括器件隔離圖案 103a 和 103b 的基板 100 的整個表面 上。硬掩模膜 110 可以由相對于有源部分 105 和 106 具有蝕刻選擇性的材料形成。例如, 硬掩模膜 110 可包括氮化物膜和 / 或氮氧化物膜。根據本發明構思的實例實施方式, 硬掩 模膜 110 還可包括位于氮化物膜和 / 或氮氧化物膜下面的氧化物膜。
     硬掩模膜 110 可以被圖案化以形成開口 111。開口 111 可沿不與第一方向平行的 第二方向延伸以與單元有源部分 105 交叉。單元有源部分 105 和單元器件隔離圖案 103a 可以設置在開口 111 的底表面下面。在單元陣列區中, 多個開口 111 可以平行于第二方向 形成在硬掩模膜 110 中。在外圍電路區中的硬掩模膜 110 可覆蓋外圍有源部分 106 和外圍 器件隔離圖案 103b。
     參考圖 9, 通過使用硬掩模圖案 110 作為蝕刻掩模進行第一各向異性刻蝕工藝, 第 一初始凹槽 112 可以形成在開口 111 下面的單元有源部分 105 和單元器件隔離圖案 103a 中。在單元有源部分 105 和單元器件隔離圖案 103a 中的第一初始凹槽 112 的兩個內側壁 可相應于在圖 2A 中示出的凹槽 112b 的第一和第二內側壁的上側壁 113 和 114。
     蝕刻保護間隔體 121 可以分別形成在開口 111 和第一初始凹槽 112 的兩個內側壁 上。蝕刻保護間隔體 121 可以是多層。例如, 蝕刻保護間隔體 121 可包括第一間隔體 120a 和第二間隔體 120b。第一間隔體 120a 可以設置在第二間隔體 120b 與開口 111 和第一初始 凹槽 112 的兩個內側壁之間。第一間隔體 120a 和第二間隔體 120b 可以由彼此不同的材料 形成。第一初始凹槽 112 的底表面暴露于蝕刻保護間隔體 121 之間。
     參考圖 10, 第一初始凹槽 112 的底表面可以通過使用硬掩模膜 110 和蝕刻保護間 隔體 121 作為蝕刻掩模來進行第二各向異性刻蝕工藝而被蝕刻。因此, 可以形成第二初始 凹槽 112a。第二初始凹槽 112a 的兩個內側壁的上側壁可以用蝕刻保護間隔體 121 覆蓋。第二初始凹槽 112a 的兩個內側壁的下側壁被暴露。 第二初始凹槽 112a 的底表面也被暴露。
     參考圖 11, 通過使用硬掩模膜 110 和蝕刻保護間隔體 121 作為蝕刻掩模, 初始凹槽 112 的在蝕刻保護間隔體 121 下面的兩個下側壁橫向地凹入。因此, 可以形成凹槽 112b。
     第二初始凹槽 112a 的兩個下側壁的凹入工藝可包括第一凹入工藝和第二凹入工 藝。由第二初始凹槽 112a 的兩個下側壁的單元有源部分 105 形成的部分可以通過第一凹 入工藝而橫向地凹入。第一凹入工藝可以是各向同性蝕刻 ( 例如, 濕法蝕刻 )。由第二初始 凹槽 112a 的兩個下側壁的單元器件隔離圖案 103a 形成的部分可以通過第二凹入工藝而橫 向地凹入。第二凹入工藝可以也是各向同性蝕刻 ( 例如, 濕法蝕刻 )。第二凹入工藝可以在 第一凹入工藝之后進行。替代地, 第一凹入工藝可以在第二凹入工藝之后進行。
     當單元器件隔離圖案 103a 可以由多層膜形成時, 第二凹入工藝可包括多個子凹 入工藝。例如, 當單元器件隔離圖案 103a 包括熱氧化物層和襯墊層時, 第二凹入工藝可包 括第一子凹入工藝和第二子凹入工藝。由第二初始凹槽 112a 的兩個下側壁中的熱氧化物 層形成的部分可以通過第一子凹入工藝而橫向地凹入。由第二初始凹槽 112a 的兩個下側 壁中的襯墊層形成的部分可以通過第二子凹入工藝而橫向地凹入。 第一和第二子凹入工藝 可以是各向同性蝕刻。
     根據本發明構思的實例實施方式, 第二子凹入工藝 ( 例如, 襯墊層的凹入 ) 可以在 第一子凹入工藝 ( 例如, 熱氧化物膜的凹入 ) 之后進行。 在該情況下, 第二間隔體 120b 可以 由相對于熱氧化物層具有蝕刻選擇性的材料形成, 第一間隔體 120a 可以由相對于襯墊層 具有蝕刻選擇性的材料形成。例如, 第二間隔體 120b 可以由氮化物和 / 或氮氧化物形成, 第一間隔體可以由氧化物形成。
     替代地, 第一子子凹入工藝可以在第二子子凹入工藝之后進行。 在該情況下, 第二 間隔體 120b 可以由相對于襯墊層具有蝕刻選擇性的材料形成, 第一間隔體 120a 可以由相 對于熱氧化物層具有蝕刻選擇性的材料形成。例如, 第二間隔體 120b 可以由氧化物形成, 第一間隔體 120a 可以由氮化物和 / 或氮氧化物形成。
     根據發明構思的實施方式, 在第二凹入工藝 ( 也就是說, 由單元器件隔離圖案 103a 形成的部分的凹入 ) 中的凹入深度 (recess depth) 可以實質上與在第一凹入工藝 ( 也就是說, 由單元有源部分 105 形成的部分的凹入 ) 中的凹入深度相同。這樣, 有可能形 成參考圖 1 和圖 2A 描述的凹槽 112b。
     替代地, 在第二凹入工藝中的凹入深度可以比在第一凹入工藝中的凹入深度深。 這樣, 有可能形成參考圖 7A 和圖 7B 描述的凹槽 112b’ 。
     在第一凹入工藝和第二凹入工藝期間, 凹槽 112b 的上側壁可以被蝕刻保護間隔 體 121 保護。這樣, 第一底切區 Uc1 和第二底切區 Uc2 可以被限定在凹槽 112b 中。在第一 凹入工藝和第二凹入工藝之后, 剩余的蝕刻保護間隔體 121 可以被移除以暴露凹槽 112b 的 上側壁。
     參考圖 12, 柵電介質膜 125 可以形成在凹槽 112b 的暴露的第一和第二內側壁上。 柵電介質膜 125 可以通過熱氧化形成。替代地, 柵電介質膜 125 可以通過原子層沉積形成。 柵電介質膜 125 可包括氧化物、 氮化物、 氮氧化物和 / 或高 k 材料 ( 例如, 鉿氧化物或鋁氧 化物 ) 的至少之一。
     柵導電膜 127 可以形成在具有柵電介質膜 125 的基板 100 上。柵導電膜 127 可以填充第一底切區 Uc1 和第二底切區 Uc2。柵導電膜 127 可填充凹槽 112b 的一部分。
     犧牲膜可以形成在基板 100 上以完全填滿凹槽 112b。 犧牲膜可被平坦化直到暴露 柵導電膜 127。平坦化的犧牲膜可以被進一步凹入。如圖 12 中所示, 凹入的犧牲膜 129 的 上表面可以比單元有源部分 105 的最上表面低。犧牲膜 129 可以由相對于硬掩模膜 110 和 柵導電膜 127 具有蝕刻選擇性的材料形成。例如, 凹入的犧牲膜 129 可以由氧化物形成。
     參考圖 13, 隨后, 柵導電膜 127 的位于凹入的犧牲膜 129 的上表面上方的一部分 可以被去除。可以通過各向同性蝕刻移除一部分柵導電膜 127。在該情形下, 柵導電膜 127 的填充底切區 Uc1 和 Uc2 的部分可以保留, 柵導電膜 127 的位于凹入的犧牲膜 129 下面的 部分可以保留。
     隨后, 可以移除凹入的犧牲膜 129。當凹入的犧牲膜 129 被凹入時, 可以移除柵電 介質膜 125 的形成在凹槽 112b 的上側壁上的一部分。在這時候, 至少保留位于底切區 Uc1 和 Uc2 中的柵電介質膜 125。
     參考圖 14, 剩余的柵導電膜 127 可以通過使用硬掩模膜 110 作為蝕刻掩模被各向 異性蝕刻。因此, 第一掩埋柵 127a 可以形成在第一底切區 Uc1 中, 第二掩埋柵 127b 可以形 成在第二底切區 Uc2 中。 隨后, 絕緣間隔體膜 133 可共形地形成在基板 100 的整個表面上。絕緣間隔體膜 133 覆蓋第一掩埋柵 127a 和第二掩埋柵 127b。
     根據本發明構思的實例實施方式, 可以在形成絕緣間隔體膜 133 之前通過各向同 性蝕刻而使第一掩埋柵 127a 和第二掩埋柵 127b 凹入。這樣, 有可能形成參考圖 2B 描述的 第一掩埋柵 127a’ 和第二掩埋柵 127b’ 。
     填充電介質膜可以形成在絕緣間隔體膜 133 上以填充凹槽 112b。填充電介質膜 可以被平坦化直到硬掩模膜 110 上的絕緣間隔體膜 133 被暴露, 從而形成填充電介質圖案 135。填充電介質圖案 135 可以由相對于絕緣間隔體膜 133 和硬掩模膜 110 具有蝕刻選擇 性的電介質材料形成。例如, 絕緣間隔體膜 133 和硬掩模膜 110 可以由氮化物和 / 或氮氧 化物形成, 填充電介質圖案 135 可以由氧化物形成。
     掩模圖案 137 可以形成在具有填充電介質圖案 135 的基板 100 上。掩模圖案 137 可包括由圖 1 和圖 2A 中所示的公共柱 145a 限定的開口。在圖 25A 中示出根據實例實施方 式的掩模圖案 137 的形狀。將參考圖 25A 來描述掩模圖案 137。
     圖 25A 是平面圖, 示出在圖 14 中示出的掩模圖案。
     參考圖 14 和圖 25A, 掩模圖案 137 可以形成為與凹槽 112b 交叉的線形狀。特別 地, 多個掩模圖案 137 可平行于第三方向延伸。第三方向垂直于第二方向, 第二方向是凹槽 112b 的縱向方向。掩模圖案 137 可以在第二方向上彼此間隔開。每個掩模圖案 137 覆蓋凹 槽 112b 的位于單元器件隔離圖案 103a 中的一部分。在該情形下, 暴露絕緣間隔體膜 133 的一部分和填充電介質圖案 135 的一部分, 該些部分是形成在凹槽 112b 的位于單元有源部 分 105 中的另一部分。
     替代地, 掩模圖案 137 可以實現為另一形狀, 這將參考圖 25B 來描述。
     圖 25B 是平面圖, 示出根據修改實例的在圖 14 中示出的掩模圖案。
     參考圖 25B, 掩模圖案 137a 可覆蓋基板 100 的整個表面。在該情形下, 掩模圖案 137a 可包括沿行和列二維地布置的開口 138。開口 138 彼此間隔開。開口 138 可以暴露在
     凹槽 112b 的位于單元有源部分 105 中的一部分中的絕緣間隔體膜 133 的一部分和填充電 介質圖案 135 的一部分。
     在下面的描述中, 為了便于描述, 將描述使用圖 25A 中示出的掩模圖案 137 的方 法。
     參考圖 15, 填充電介質圖案 135 和絕緣間隔體膜 133 可以通過使用掩模圖案 137 作為蝕刻掩模被順序地蝕刻, 從而形成公共接觸孔 140, 另外第一絕緣間隔體 133a 和第二 絕緣間隔體 133b 可以分別形成在凹槽 112b 的兩個內側壁上。在這時候, 絕緣間隔體膜的 在掩模圖案 137 下面且在硬掩模膜 110 上的一部分 133r 可保留。同時, 可保留填充電介質 圖案 135 的位于單元器件隔離圖案 103a 中并被掩模圖案 137 覆蓋的部分。可保留柵電介 質膜 125 的在公共接觸孔 140 的底表面上的一部分。
     參考圖 16, 可以移除掩模圖案 137。摻雜劑離子可以被注入到在公共接觸孔 140 下面的單元有源部分 105 中以形成公共摻雜區 143。掩模圖案 137 可以在注入摻雜劑離子 之前或注入摻雜劑離子之后被移除。
     保留在公共接觸孔 140 的底表面上的柵電介質膜 125 可用作用于注入摻雜劑離子 的離子注入緩沖膜。然而, 本發明不限于此。保留在公共接觸孔 140 的底表面上的柵電介 質膜 125 可以在注入摻雜劑離子之前被移除, 以及緩沖氧化物膜可以在注入摻雜劑離子之 前形成。
     在下面的描述中, 將描述剩余的柵電介質膜 125 被用作離子注入緩沖膜的情形。
     在公共摻雜區 143 形成之后, 可以通過移除剩余的柵電介質膜 125 而暴露公共摻 雜區 143。隨后, 柱導電膜 145 形成在基板 100 的整個表面上、 公共接觸孔 140 由柱導電膜 145 填充。
     參考圖 17, 柱導電膜 145 可以被平坦化直到暴露出硬掩模膜 110, 從而形成填充柱 接觸孔 140 的公共柱 145a。在該情形下, 絕緣間隔體膜的剩余部分 133r 可以被一起移除。 填充電介質膜 135 的高于硬掩模膜 110 的上表面的一部分可以被一起移除。柱導電膜 145 可以通過化學機械拋光被平坦化。
     參考圖 18, 可以移除硬掩模膜 110。公共柱 145a 以及絕緣間隔體 133a 和 133b 可 包括比單元有源部分 105 的最上表面向上突出更多 ( 更高 ) 的一部分。摻雜劑離子可以被 注入到在凹槽 112b 兩側上的單元有源部分 105 中, 以形成第一摻雜區 150a 和第二摻雜區 150b。
     參考圖 19 和圖 20, 可以在形成第一摻雜區 150a 和第二摻雜區 150b 之后在基板 100 的整個表面上形成蓋電介質膜 153。隨后, 蓋電介質膜 153 可以被平坦化直到暴露公共 柱 145a 和絕緣間隔體 133a 和 133b。因此, 被平坦化的蓋電介質膜 153a 的上表面可以與公 共柱 145a 的上表面以及絕緣間隔體 133a 和 133b 的上表面共面。
     根據本發明構思的實例實施方式, 當第一摻雜區 150a 和第二摻雜區 150b 通過在 存在硬掩模膜 110 的狀態下注入摻雜劑離子而形成時, 可以省略硬掩模膜 110 的去除、 蓋電 介質膜 153 的形成以及蓋電介質膜 153 的平坦化。
     參考圖 21, 在外圍電路區中的被平坦化的蓋電介質膜 153a 可以被選擇性地去除 以暴露外圍有源部分 106 的上表面 106。 在該情形下, 保留在單元陣列區中的被平坦化的蓋 電介質膜 153a。外圍柵電介質膜 155 可以形成在暴露的外圍有源部分 106 上。例如, 外圍柵電介 質膜 155 可以通過熱氧化和 / 或化學氣相沉積形成。第一導電膜 160 形成在基板 100 的整 個表面上。第一導電膜 160 可以由具有外圍場效應晶體管的柵極所需的功函數的導電材料 形成。例如, 第一導電膜 160 可以由摻雜半導體材料 ( 例如, 摻雜硅、 摻雜鍺、 和 / 或摻雜 硅 - 鍺 ) 形成。
     雖然沒有示出, 但是在形成外圍電介質膜 155 的過程中, 外圍柵電介質膜 155 也可 形成在公共柱 145a 上。根據本發明構思的實例實施方式, 在公共柱 145a 上的外圍柵電介 質膜 155 可以在形成第一導電膜 160 之前被移除。替代地, 根據發明構思的另一實例實施 方式, 外圍柵電介質膜 155 和第一導電膜 160 可以依次形成在公共柱 145a 上。
     氧化物膜 162 可以形成在第一導電膜 160 上。氧化物膜 162 可起反射防止膜的作 用。氧化物膜 162 可保護在外圍電路區中的第一導電膜 160。光致抗蝕劑圖案 163 可以形 成以覆蓋外圍電路區中的氧化物膜 162。在該情形下, 單元陣列區中的氧化物膜 162 被暴 露。
     參考圖 22, 通過使用光致抗蝕劑圖案 163, 可以去除在單元陣列區中的氧化物膜 162 和第一導電膜 160 以暴露公共柱 145a 的上表面。當外圍柵電介質膜 155 和第一導電 膜 160 順序地形成在公共柱 145a 上時, 如上所述, 可以通過使用光致抗蝕劑圖案 163 作為 蝕刻掩模而去除在單元陣列區中的氧化物膜 162、 第一導電膜 160 和外圍柵電介質膜 155, 從而暴露公共柱 145a 的上表面。
     隨后, 光致抗蝕劑圖案 163 被移除并且外圍電路區中的氧化物膜 162 被移除以暴 露外圍電路區中的第一導電膜 160。
     參考圖 23, 第二導電膜 165 形成在基板 100 的整個表面上。在單元陣列區中的第 二導電膜 165 與暴露的公共柱 145a 的上表面接觸。在外圍電路區中的第二導電膜 165 與 第一導電膜 160 的上表面接觸。
     第二導電膜 165 可以由電阻率低于第一導電膜 160 的電阻率的導電材料形成。例 如, 第二導電膜 165 可包括金屬 ( 例如, 鎢、 鈦、 或鉭 )、 導電的金屬氮化物 ( 例如, 鈦氮化物 或鉭氮化物 )、 或金屬 - 半導體化合物 ( 例如, 鎢硅化物、 鈷硅化物、 或鈦硅化物 ) 中的至少 之一。蓋掩模膜 168 可以形成在第二導電膜 165 上。蓋掩模膜 168 可以由例如氧化物膜、 氮化物膜和 / 或氮氧化物形成。
     參考圖 24, 在單元陣列區中的蓋掩模膜 168 和第二導電膜 165 被順序地圖案化以 形成順序層疊的公共布線 165a 和單元蓋掩模圖案 168a。在外圍電路區中的蓋掩模膜 168、 第二導電膜 165 和第一導電膜 160 被順序地圖案化以形成順序層疊的外圍柵極 170 和外圍 蓋掩模圖案 168b。外圍柵極 170 包括順序層疊的下柵極 160a 和上柵極 165b。公共布線 165a 和上柵極 165b 形成在部分的第二導電膜 165 中。因此, 公共布線 165a 和上柵極 165b 由相同的材料形成。公共布線 165a 和外圍柵極 170 可以同時形成。
     外圍源 / 漏極 171 通過將摻雜劑離子注入到外圍柵極 170 兩側上的外圍有源部分 106 中而形成。通過在基板 100 的整個表面上共形地形成間隔體膜并使間隔體膜經受各向 異性刻蝕, 側壁間隔體 172 形成在單元蓋掩模圖案 168a 和公共布線 165a 的兩個側壁上以 及外圍柵間隔體 173 形成在外圍柵極 170 和外圍蓋掩模圖案 168b 的兩個側壁上。因此, 側 壁間隔體 172 和外圍柵極間隔體 173 可以同時形成, 且可以由相同的材料形成。層間電介質膜 175 形成在基板 100 的整個表面上。層間電介質膜 175 可以被平坦 化直到暴露蓋掩模圖案 168a 和 168b 的上表面。
     形成第一接觸插塞 180a 和第二接觸插塞 180b, 從而穿透在單元陣列區中被平坦 化的層間電介質膜 175 和蓋電介質膜 153a 并且分別與第一摻雜區 150a 和第二摻雜區 150b 接觸。 外圍接觸插塞 182a 可以形成為穿透在外圍電路區中的被平坦化的層間電介質膜 175 并且與外圍源 / 漏極 171 接觸。外圍柵極接觸插塞 182b 可以形成為穿透外圍蓋掩模圖案 168b。第一接觸插塞 180a、 第二接觸插塞 180b、 外圍接觸插塞 182a 和外圍柵極接觸插塞 182b 可以同時形成并且由彼此相同的材料形成。
     第一外圍布線 184a 和第二外圍布線 184b 可以形成在外圍電路區中的層間電介質 膜 175 上, 從而分別與外圍接觸插塞 182a 和外圍柵極接觸插塞 182b 接觸。外圍蓋圖案 185 可以形成在第一外圍布線 184a 和第二外圍布線 184b 上。外圍側壁間隔體 187 可以形成在 第一外圍布線 184a、 第二外圍布線 184b 和外圍蓋圖案 185 的側壁上。
     第一數據存儲元件 DS1 和第二數據存儲元件 DS2( 在圖 1 和圖 2A 中示出 ) 可以形 成為分別與第一接觸插塞 180a 和第二接觸插塞 180b 接觸。這樣, 有可能實現在圖 1 和圖 2A 中示出的半導體存儲器件。第一和第二數據存儲元件可以通過圖 3 中示出的電容器形 成。這樣, 有可能實現在圖 3 中示出的半導體存儲器件。替代地, 第一和第二數據存儲元件 可包括在圖 4A 和圖 4B 中示出的可變電阻器。這樣, 有可能實現參考圖 4A 和圖 4B 描述的 半導體存儲器件。
     根據本發明構思的實例實施方式, 在圖 2C 中示出的凹槽 112’ 可以通過在形成上 述半導體存儲器件的方法中由參考圖 9 描述的第一各向異性刻蝕工藝蝕刻足夠的深度來 進行蝕刻而形成。這樣, 有可能實現在圖 2C 中示出的半導體存儲器件。在圖 2C 中示出形 成半導體存儲器件的方法可能不需要參考圖 9、 圖 10 和圖 11 描述的形成蝕刻保護間隔體 121、 第二各向異性刻蝕工藝和凹入工藝。
     在圖 6A 和圖 6B 中示出的半導體存儲器件的形成方法可以類似于參考圖 8 至圖 25 描述的方法。然而, 在移除外圍電路區中的蓋電介質膜 153a 之前, 如參考圖 20 所描述的, 該方法還可包括形成下層間電介質膜 248 以及在下層間電介質膜 248 中形成導電墊 250。 隨后的工藝可以以與參考圖 20 至圖 24 相同的方式進行。
     在圖 7A 和圖 7B 中示出的半導體存儲器件的形成方法可以類似于參考圖 8 至圖 25 描述的方法。這樣, 已經參考圖 11 描述了在圖 7A 和圖 7B 中的凹槽 112b’ 的形成方法。公 共摻雜區 143’ 可以在掩埋柵 127a 和 127b 形成之前形成。例如, 在凹槽 112b’ 形成之后并 且在填充底切區 Uc1 和 Uc2 之前, 可以通過以摻雜劑離子進行傾斜注入而形成在圖 7B 中示 出的公共摻雜區 143’ 。
     根據上述實例實施方式的半導體存儲器件可以以多種形式的半導體封裝實 現。例如, 根據發明構思的半導體存儲器件可以以諸如以下的封裝方式被封裝 : 層疊 封 裝 (PoP)、 球 柵 陣 列 (BGAs)、 芯 片 級 封 裝 (CSPs)、 帶 引 線 的 塑 料 芯 片 載 體 (PLCC)、 塑 料 雙 列 直 插 式 封 裝 (PDIP)、 窩 伏 爾 組 件 中 管 芯 封 裝 (die in waffle pack)、 晶圓形 式 中 管 芯 (die in wafer form)、 板 上 芯 片 (COB)、 陶 瓷 雙 列 直 插 式 封 裝 (CERDIP)、 塑 料 公 制 四 方 扁 平 封 裝 (plasticmetric quad flat pack(MQFP))、 薄型四方扁平封裝 (TQFP)、 小 外 型 封 裝 (smalloutline(SOIC))、 收 縮 型 小 外 形 封 裝 (SSOP)、 薄小外型封裝 (thin small outline(TSOP))、 系 統 級 封 裝 (SIP)、 多 芯 片 封 裝 (MCP)、 晶圓級制造 封 裝 (wafer-levelfabricated package(WFP)) 或 晶 圓 級 處 理 堆 疊 封 裝 (wafer-level processed stackpackage(WSP))。
     圖 26 是方框圖, 示意性地示出包括基于發明構思的技術精神的半導體存儲器件 的電子系統的實例。
     參考圖 26, 根據發明構思的再一實施方式的電子系統 1100 包括控制器 1110、 輸入 / 輸出 (I/O) 裝置 1120、 存儲器件 1130、 接口 1140 和匯流線 1150。控制器 1110、 輸入 / 輸 出 (I/O) 裝置 1120、 存儲器件 1130 和 / 或接口 1140 可以經由匯流線 1150 彼此連接。匯流 線 1150 相應于數據經過其被傳送和接收的路徑。
     控制器 1110 包括微處理器、 數字信號處理器、 微控制器、 和能執行類似功能的邏 輯單元的至少之一。 I/O 裝置 1120 可包括鍵區 (keypad)、 鍵盤 (keyboard)、 顯示器件等等。 存儲器件 1130 可儲存數據和 / 或指令。存儲器件 1130 可包括參考圖 1 至圖 7 描述的半導 體存儲器件的至少之一。存儲器件 1130 還可包括快閃存儲裝置。接口 1140 可以以有線或 無線形式實現。例如, 接口 1140 可包括天線、 有線 / 無線收發器等等。雖然沒有示出, 但是 電子系統 1100 還可包括用于改善控制器 1110 的操作的操作存儲器裝置。操作存儲器裝置 可包括根據本發明構思的實例實施方式的 SRAM 裝置和 / 或 DRAM 裝置。
     電子系統 1100 適用于 PDA( 個人數字助理 )、 便攜式計算機、 上網本 (webtablet)、 無線電話、 移動式電話、 數字音樂播放器、 存儲卡或能在無線環境中發送和 / 或接收信息的 任何電子器件。
     圖 27 是方框圖, 示意性地示出包括基于發明構思的技術精神的半導體存儲器件 的存儲卡的實例。
     參考圖 27, 根據發明構思的實施方式的存儲卡 1200 包括存儲器件 1210。存儲器 件 1210 可包括根據本發明構思的實例實施方式的非易失性存儲器裝置。存儲器件 1210 還 可包括根據本發明構思的實例實施方式的 DRAM 裝置。此外, 存儲器件 1210 還可包括快閃 存儲裝置等等。存儲卡 1200 可包括通常控制主機與存儲器件 1210 之間的數據交換的存儲 控制器 1220。
     存儲控制器 1220 可包括通常控制存儲卡的操作的處理單元 1222。存儲控制器 1220 可包括用作處理單元 1222 的操作存儲器的 SRAM 1221。存儲控制器 1220 還可包括主 機接口 1223 和存儲接口 1225。主機接口 1223 可具有在存儲卡 1200 與主機之間交換數據 的協議。存儲接口 1225 可連接存儲控制器 1220 到存儲器件 1210。存儲控制器 1220 還可 包括糾錯塊 (Ecc)1224。糾錯塊 1224 可檢測并糾正從存儲器件 1210 讀取的數據的錯誤。 雖然沒有示出, 但是存儲卡 1200 還可包括存儲代碼數據從而與主機接口的 ROM 裝置。存儲 卡 1200 可以用作便攜式數據存儲卡。替代地, 存儲卡 1200 可以實現為代替計算機系統的 硬盤驅動器的固態盤 (SSD)。
     根據發明構思的實例實施方式, 獨立受控的第一與第二掩埋柵設置在凹槽中。根 據該配置, 有可能最小化每個均包括第一和第二掩埋柵的第一和第二存儲器單元的占有面 積。因此, 有可能實現高度集成并具有良好可靠性的半導體存儲器件。
     雖然與已經結合在附圖中示出的本發明的實例實施方式描述了本發明, 但是不限 于此, 發明構思可以以其它具體形式修改而不脫離發明構思的范圍和基本特征。 因此, 應該理解上述主題將被理解為說明性的而不是限制性的。
     該申請要求享有 2009 年 12 月 31 日提交的韓國專利申請 10-2009-0135332 的權 益, 在此結合其全部內容作為參考。

關 鍵 詞:
半導體 存儲 器件
  專利查詢網所有資源均是用戶自行上傳分享,僅供網友學習交流,未經上傳用戶書面授權,請勿作他用。
關于本文
本文標題:半導體存儲器件.pdf
鏈接地址:http://www.rgyfuv.icu/p-6420509.html
關于我們 - 網站聲明 - 網站地圖 - 資源地圖 - 友情鏈接 - 網站客服客服 - 聯系我們

[email protected] 2017-2018 zhuanlichaxun.net網站版權所有
經營許可證編號:粵ICP備17046363號-1 
 


收起
展開
山东11选5中奖结果走势图