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半導體結構及其制造方法.pdf

摘要
申請專利號:

CN201010617456.4

申請日:

2010.12.31

公開號:

CN102544097B

公開日:

2015.01.07

當前法律狀態:

授權

有效性:

有權

法律詳情: 授權|||實質審查的生效號牌文件類型代碼:1604號牌文件序號:101322519400IPC(主分類):H01L 29/78專利申請號:2010106174564申請日:20101231|||公開
IPC分類號: H01L29/78; H01L29/06; H01L29/41; H01L21/8238; H01L21/762; H01L21/28 主分類號: H01L29/78
申請人: 中國科學院微電子研究所
發明人: 朱慧瓏; 尹海洲; 駱志炯; 梁擎擎
地址: 100029 北京市朝陽區北土城西路3號
優先權:
專利代理機構: 中科專利商標代理有限責任公司 11021 代理人: 王波波
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法律狀態
申請(專利)號:

CN201010617456.4

授權公告號:

102544097B||||||

法律狀態公告日:

2015.01.07|||2012.09.05|||2012.07.04

法律狀態類型:

授權|||實質審查的生效|||公開

摘要

本申請公開了一種半導體結構及其制造方法,該半導體結構在SOI襯底上形成,所述SOI襯底自上而下依次包括SOI層、氧化物埋層、半導體埋層和半導體襯底,所述半導體結構包括:源/漏區,形成于所述SOI層中;柵極,形成于所述SOI層上,并且所述源/漏區位于柵極的兩側;背柵區,由所述半導體埋層的低電阻化的區域形成;第一隔離結構和第二隔離結構,位于所述源/漏區的兩側且延伸進入所述SOI襯底中;其中:所述第一隔離結構和第二隔離結構,分別與所述SOI層側接于第一側面和第二側面,所述第一隔離結構與所述半導體埋層側接于第三側面,所述第三側面位于所述第一側面和第二側面之間。本發明的實施例有助于避免源漏區與背柵區之間的短路。

權利要求書

1: 一種半導體結構, 在 SOI 襯底上形成, 所述 SOI 襯底自上而下依次包括 SOI 層、 氧化 物埋層、 半導體埋層和半導體襯底, 所述半導體結構包括 : 源 / 漏區, 形成于所述 SOI 層中 ; 柵極, 形成于所述 SOI 層上, 并且所述源 / 漏區位于柵極的兩側 ; 背柵區, 由所述半導體埋層的低電阻化的區域形成 ; 第一隔離結構和第二隔離結構, 位于所述源 / 漏區的兩側且延伸進入所述 SOI 襯底 中; 其中 : 所述第一隔離結構和第二隔離結構, 分別與所述 SOI 層側接于第一側面和第二側面, 所述第一隔離結構與所述半導體埋層側接于第三側面, 所述第三側面位于所述第一側面和第二側面之間。
2: 根據權利要求 1 所述的半導體結構, 其中, 所述第一側面、 第二側面和第三側面基本 垂直于所述 SOI 層所在平面。
3: 根據權利要求 1 所述的半導體結構, 其中, 所述第二隔離結構與所述半導體埋層側 接于第四側面, 所述第四側面位于所述第一側面與第二側面之間并且與所述第三側面相 對, 所述第四側面基本垂直于所述 SOI 層所在平面。
4: 根據權利要求 1 至 3 之一所述的半導體結構, 其中, 所述半導體埋層由晶體 SiGe 或 晶體 Si 形成。
5: 根據權利要求 1 至 3 之一所述的半導體結構, 其中, 對于 pMOSFET, 所述背柵區摻雜 B, 對于 nMOSFET, 所述背柵區摻雜 P 或 As。
6: 根據權利要求 1 至 3 之一所述的半導體結構, 其中, 所述 SOI 層的厚度為 5-20nm, 所 述氧化物埋層的厚度為 5-30nm, 所述半導體埋層的厚度為 10-100nm。
7: 根據權利要求 1 至 3 之一所述的半導體結構, 其中, 所述第一隔離結構和第二隔離結 構在所述半導體埋層中的部分寬度為 80-200nm, 所述第一隔離結構和第二隔離結構位于所 述半導體埋層以上的部分寬度為 20-100nm。
8: 一種半導體結構的制造方法, 包括 : 提供 SOI 襯底, 自上而下依次包括 SOI 層、 氧化物埋層、 半導體埋層和半導體襯底 ; 刻蝕所述 SOI 襯底以形成第一預備凹槽和第二預備凹槽 ; 在所述第一預備凹槽和第二預備凹槽內, 各向同性刻蝕或側向刻蝕所述 SOI 襯底, 將 所述第一預備凹槽和第二預備凹槽形成為第一隔離凹槽和第二隔離凹槽, 其中, 所述第一 隔離凹槽和第二隔離凹槽分別與所述 SOI 層側接于第一側面和第二側面, 所述第一隔離凹 槽還與所述半導體埋層側接于第三側面, 所述第三側面位于所述第一側面和第二側面之 間; 在所述第一隔離凹槽和第二隔離凹槽中填充介質材料以形成第一隔離結構和第二隔 離結構 ; 將所述半導體埋層低電阻化, 形成背柵區 ; 在所述第一隔離結構和第二隔離結構之間的所述 SOI 層上形成柵極 ; 在所述第一隔離結構和第二隔離結構之間的 SOI 層上形成源漏區。
9: 根據權利要求 8 所述的方法, 其中, 所述第一側面、 第二側面和第三側面基本垂直于 2 所述 SOI 層所在平面。
10: 根據權利要求 8 所述的方法, 其中, 所述第二凹槽與所述半導體埋層側接于第四 側面, 所述第四側面位于所述第二側面與第三側面之間, 所述第四側面基本垂直于所述 SOI 層所在平面。
11: 根據權利要求 8 至 10 之一所述的方法, 其中, 所述形成背柵區的步驟包括 : 對于 pMOSFET, 對所述背柵區摻雜 B, 對于 nMOSFET, 對所述背柵區摻雜 P 或 As。
12: 根據權利要求 11 所述的方法, 其中, 對所述背柵區的摻雜中, 摻雜濃度在 1018 ~ 1021cm-3 范圍內。
13: 根據權利要求 8 至 10 之一所述的方法, 其中, 形成源 / 漏區包括 : 進行離子注入, 在所述 SOI 層中形成源漏區, 所述源 / 漏區位于柵極的兩側 ; 在所述源漏區上形成提升源漏區。
14: 根據權利要求 8 至 10 中任一項所述的方法, 所述各向同性刻蝕包括 : 各向同性干 法刻蝕或濕法刻蝕。

說明書


半導體結構及其制造方法

    【技術領域】
     本發明涉及半導體領域, 更具體地, 涉及一種半導體結構及其制造方法。背景技術 為了提高超大規模集成電路效率及降低制造成本, 互補金屬氧化物半導體晶體管 柵距越來越小。但是, 柵距減小導致短溝道效應, 使得器件性能降低。
     SOI(Semiconductor On Insulator, 絕緣體上半導體 ) 技術是指在一層絕緣層 上的半導體膜上制作器件和電路。由于絕緣體層的存在, 器件與體硅之間實現了完全的 介質隔離, 因此 SOI-CMOS 集成電路從本質上避免了體硅 CMOS 的閂鎖效應。另外, Fully Depleted SOI(FD-SOI) 器件的短溝道效應較小, 能自然形成淺結, 泄露電流較小。因此, 具 有超薄體和雙柵的全耗盡絕緣體上硅 MOSFETs 吸引了廣泛關注。通過在超薄 SOIMOSFET 器 件中的超薄氧化物埋層 (BOX) 下提供半導體埋層, 并在半導體埋層中形成摻雜的 NFET 背柵 和 PFET 背柵, 能夠有效調整閾值電壓并抑制短溝道效應。但是這種情況下器件和背柵之間 難以進行有效隔離, 導致背柵的控制難度很大。
     M.Khater 等人在 “FDSOI CMOS with Dielectrically-Isolated Back gates and 30nm Lg High-k/Metal Gate(2010Symposium on VLSI Technology Digest of Technical Papers, 43-44” 中提出了一種雙深度的 STI 與雙 BOX 襯底結合的結構。如圖 1 所示, 在襯底 100 上有第一埋層 101, 第一埋層 101 上為半導體埋層, 半導體埋層被第一 STI 隔離 105 分 隔并形成 p+ 摻雜的背柵 102’ 和 n+ 摻雜的背柵 102, 半導體埋層上為第二埋層 103, 上面為 SOI 層 104, 柵堆疊結構形成在 SOI 層 104 上。在背柵 102 和背柵 102’ 與 SOI 層 104 之間 還通過第二隔離結構 106 進行隔離。這種結構能夠有效控制 NFET 和 PFET 的背柵而不會引 起漏電流增大。但是采用這種方法時, 由于半導體制造工藝對 STI 結構的腐蝕作用, 可能在 形成接觸塞時 STI 結構已被腐蝕至半導體埋層所在位置, 導致源 / 漏接觸與半導體埋層之 間短路。
     發明內容 本發明的目的在于提供一種半導體結構及其制造方法, 以克服上述現有技術中的 問題, 特別是避免在形成接觸孔時造成源 / 漏接觸與位于氧化物埋層下方的半導體埋層之 間的短路。
     根據本發明的一方面, 提供了一種半導體結構, 在 SOI 襯底上形成, 所述 SOI 襯底 自上而下依次包括 SOI 層、 氧化物埋層、 半導體埋層和半導體襯底, 所述半導體結構包括 : 源 / 漏區, 形成于所述 SOI 層中 ; 柵極, 形成于所述 SOI 層上, 并且所述源 / 漏區位于柵極的 兩側 ; 背柵區, 由所述半導體埋層的低電阻化的區域形成 ; 第一隔離結構和第二隔離結構, 位于所述源 / 漏區的兩側且延伸進入所述 SOI 襯底中 ; 其中 : 所述第一隔離結構和第二隔 離結構, 分別與所述 SOI 層側接于第一側面和第二側面, 所述第一隔離結構與所述半導體 埋層側接于第三側面, 所述第三側面位于所述第一側面和第二側面之間。
     根據本發明的另一方面, 還提供了一種半導體結構的制造方法, 包括 : 提供 SOI 襯 底, 自上而下依次包括 SOI 層、 氧化物埋層、 半導體埋層和半導體襯底 ; 刻蝕所述 SOI 襯底以 形成第一預備凹槽和第二預備凹槽 ; 在所述第一預備凹槽和第二預備凹槽內, 各向同性刻 蝕或側向刻蝕所述 SOI 襯底, 將所述第一預備凹槽和第二預備凹槽形成為第一隔離凹槽和 第二隔離凹槽, 其中, 所述第一隔離凹槽和第二隔離凹槽分別與所述 SOI 層側接于第一側 面和第二側面, 所述第一隔離凹槽還與所述半導體埋層側接于第三側面, 所述第三側面位 于所述第一側面和第二側面之間 ; 在所述第一隔離凹槽和第二隔離凹槽中填充介質材料以 形成第一隔離結構和第二隔離結構 ; 將所述半導體埋層低電阻化, 形成背柵區 ; 在所述第 一隔離結構和第二隔離結構之間所述 SOI 層上形成柵極 ; 在所述第一隔離結構和第二隔離 結構之間的 SOI 層上形成源漏區。
     在本發明實施例的方法中, 所述第一隔離凹槽和第二隔離凹槽分別與所述 SOI 層 側接于第一側面和第二側面, 所述第一隔離凹槽還與所述半導體埋層側接于第三側面, 所 述第三側面位于所述第一側面和第二側面之間。
     根據本發明實施例的半導體結構及其制造方法, 由于第三側面位于第一側面和第 二側面之間, 因此可見本發明實施例的隔離結構在 SOI 層中, 側向侵入半導體埋層中, 以使 得在 SOI 層的下方半導體埋層的兩側被隔離結構的介質層占據, 直接使得隔離結構的底部 增大。 在常規的半導體制造工藝中, 在形成 STI 之后包括柵極刻蝕、 源漏形成等工藝中, STI 結構被腐蝕, 一旦 STI 被腐蝕至半導體埋層, 在形成源漏接觸孔時光刻如果發生少許錯 位, 容易造成源漏區與背柵區之間的短路。本發明的實施例提供的半導體結構及其制造方 法, 嵌入于半導體埋層的隔離結構側向增大。在這種情況下, 即使 STI 結構被腐蝕至半導體 埋層, 也不容易造成源漏區與背柵區之間的短路, 大大提高了集成電路產品的良品率。
     附圖說明 通過以下參照附圖對本發明實施例的描述, 本發明的上述以及其他目的、 特征和 優點將更為清楚, 在附圖中 :
     圖 1 為現有技術中一種包含背柵的半導體器件結構剖視圖 ;
     圖 2 和圖 3 為根據本發明的實施例得到的半導體結構剖視圖 ;
     圖 4 為現有技術中形成接觸孔時, 光刻錯位的情況下源漏區與半導體埋層之間短 路的示意圖 ;
     圖 5 為本發明實施例中形成接觸孔時, 光刻錯位的情況下源漏區與半導體埋層之 間的結構示意圖 ;
     圖 6-14 示出了根據本發明實施例制造半導體結構的流程中各步驟對應的結構剖 視圖。
     具體實施方式
     以下, 通過附圖中示出的具體實施例來描述本發明。 但是應該理解, 這些描述只是 示例性的, 而并非要限制本發明的范圍。此外, 在以下說明中, 省略了對公知結構和技術的 描述, 以避免不必要地混淆本發明的概念。在附圖中示出了根據本發明實施例的層結構示意圖。這些圖并非是按比例繪制 的, 其中為了清楚的目的, 放大了某些細節, 并且可能省略了某些細節。圖中所示出的各種 區域、 層的形狀以及它們之間的相對大小、 位置關系僅是示例性的, 實際中可能由于制造公 差或技術限制而有所偏差, 并且本領域技術人員根據實際所需可以另外設計具有不同形 狀、 大小、 相對位置的區域 / 層。
     本發明的實施例的半導體結構及其制造方法, 通過將嵌入于半導體埋層中隔離結 構側向增大, 以使得半導體埋層的兩側區域也被隔離材料占據, 那么即使在制造工藝中可 能造成 STI 結構被腐蝕至半導體埋層, 也不至于導致源漏接觸和背柵區之間的短路, 因而 能夠大大提高 SOI 器件的良品率。
     如圖 2 所示, 為根據本發明的一個實施例得到的一種半導體結構。該半導體結構 包括 SOI 襯底 1010、 MOSFET 器件 1020、 背柵區 1030、 第一隔離結構 1041 和第二隔離結構 1042。
     其中, 該 SOI 襯底自上而下依次包括 SOI 層 1011、 氧化物埋層 1012、 半導體埋層 1013 和半導體襯底 1014。MOSFET 器件 1020 形成于所述 SOI 層上。背柵區 1030 為所述半 導體埋層 1013 低電阻化后形成的區域。
     所述第一隔離結構 1041 和第二隔離結構 1042, 位于所述 MOSFET1020 的兩側且嵌 入于所述 SOI 襯底 1010 中。
     其中 : 所述第一隔離結構 1041 和第二隔離結構 1042, 分別與所述 SOI 層 1011 側 接于第一側面 S1 和第二側面 S2, 所述第一隔離結構 1041 與所述半導體埋層 1013 側接于第 三側面 S3, 所述第三側面 S3 位于所述第一側面 S1 和第二側面 S2 之間。
     在本發明的實施例中, 半導體襯底 1014 可以包括任何適合的半導體襯底材料, 具 體可以是但不限于硅、 鍺、 鍺化硅、 SOI( 絕緣體上硅 )、 碳化硅、 砷化鎵或者任何 III/V 族化 合物半導體等。根據現有技術公知的設計要求 ( 例如 p 型襯底或者 n 型襯底 ), 襯底 1014 可以包括各種摻雜配置。此外, 襯底 1014 可以可選地包括外延層, 可以被應力改變以增強 性能。 在本發明的實施例中, 襯底 1014 優選為體 Si ; 半導體埋層 1013 優選為 SiGe、 多晶 Si 或非晶 Si 等材料 ; 氧化物埋層 1012 優選為 SiO2 ; SOI 層 1011 優選為 Si、 SiGe 或多晶 Si。 其中, 所述 SOI 層 1011 的可以厚度為 5-20nm, 所述氧化物埋層 1012 的厚度可以為 5-30nm, 所述半導體埋層 1013 的厚度可以為 10-100nm。
     所述 MOSFET 器件 1020 包括柵堆疊 1021 和源漏區 1022, 柵堆疊 1021 位于所述 SOI 層 1011 上, 所述源漏區 1022 位于所述柵堆疊 1021 兩側的 SOI 層 1011 中。
     優選地, 對于 pMOSFET, 所述背柵區 1030 可以摻雜 B, 對于 nMOSFET, 所述背柵區 1030 可以摻雜 P 或 As。背柵區 1030 的形成有利于通過背柵電壓進一步控制柵極下方的溝 道區電場, 從而對短溝道效應進行有效調節, 同時還能夠達到對器件閾值電壓進行控制的 目的。
     優選地, 所述源漏區的表面高于所述 SOI 層的表面, 提升的源漏區有利于進一步 降低源漏接觸電阻。
     優選地, 所述第一隔離結構 1041 和第二隔離結構 1042 嵌入于所述半導體埋層 1013 中的部分寬度為 80-200nm, 所述第一隔離結構 1041 和第二隔離結構 1042 位于所述半 導體埋層 1013 以上的部分寬度為 20-100nm。本發明的實施例還進一步包括接觸塞 1060 形成于層間介質層 1050 中, 并與柵極 1021 或源漏區 1022 接觸。
     在上述方案中, 優選地, 第一側面 S1、 第二側面 S2 和第三側面 S3 可以基本與 SOI 層 1011 所在表面基本垂直, 所述 “基本垂直” 為在本領域技術工藝能夠接受的誤差范圍內。
     在上述方案中, 優選地, 第二隔離結構 1042 與半導體埋層 1013 側接于第四側面 S4, 第二四側面 S4 位于第二側面 S2 與第三側面 S3 之間。并且, 所述第四側面 S4 基本垂直 于所述 SOI 層 1011 所在表面。所述 “基本垂直” 的涵義同上。
     如圖 3 所示, 為根據本發明另一實施例得到的半導體結構。與圖 2 不同之處在于, 第一隔離結構 1041 與氧化物埋層 1012 側接的面為所述第三側面 S3 延伸而成。同樣, 所述 第二隔離結構 1042 與氧化物埋層 1012 側接的面為所述第四側面 S4 延伸而成。這種情況 下, 當然也能夠實現本發明。同理類推, 只要位于所述氧化物埋層 1012 與所述半導體埋層 1013 的接觸面之下, 隔離結構側向嵌入所述接 1012 層的內部, 半導體埋層 1013 的兩側被隔 離材料侵入, 以使得隔離結構側向增大即可。
     本發明實施例提供的半導體結構, STI 結構側向嵌入于半導體埋層 1013 中, 因此 導致位于半導體埋層中的隔離結構側向增大, 因而能夠大大減小源漏區 1022 與半導體埋 層 1013 短路的可能性。如圖 4 所示, 按照現有技術形成的 STI 結構。在形成 STI 結構之后 的工藝中, 例如, 柵極刻蝕、 源漏接觸的形成的過程中, 各種光刻、 刻蝕、 腐蝕的過程很容易 造成 STI 結構被腐蝕至低處 ( 例如腐蝕至半導體埋層所在位置 ), 從而導致源漏接觸與背柵 區之間的短路, 如圖 4 中 A 處所示。在采用了本發明實施例所示的 STI 結構之后, 即使 STI 結構被腐蝕至如圖 5 所示的形狀, 仍然不至于導致源漏接觸與背柵區之間的短路, 因而大 大提高了器件的良品率。 以下將結合圖 6-14 詳細描述根據本發明的一個實施例一種半導體結構的制造方 法的詳細過程。
     首先, 如圖 6 所示, 提供 SOI 襯底 1010, 自上而下依次包括 SOI 層 1011、 氧化物埋 層 1012、 半導體埋層 1013 和襯底 1014。
     SOI 層 1011 的 形 成 方 法 可 以 采 用 現 有 任 何 技 術, 例如可以為智能剝離技術 TM Smartcut 技術, 將分別包含通過熱氧化或沉積形成的氧化物表面層的兩個晶片彼此鍵合, 其中, 兩個晶片之一已經進行氫注入, 從而在氧化物表面層以下的一定深度的硅本體內形 成氫注入區域, 然后, 在壓力、 溫度升高等情況下氫注入區域轉變成微空腔層, 從而導致層 分離, 兩個晶片中的另一個作為 SOI 晶片來使用。通過控制熱氧化或沉積的工藝參數, 可以 改變 SOI 晶片的氧化物埋層的厚度。通過控制氫注入的能量, 可以改變 SOI 晶片的頂部半 導體層的厚度。
     襯底 1014 可以包括任何適合的半導體襯底材料, 具體可以是但不限于硅、 鍺、 鍺 化硅、 SOI( 絕緣體上硅 )、 碳化硅、 砷化鎵或者任何 III/V 族化合物半導體等。根據現有技 術公知的設計要求 ( 例如 p 型襯底或者 n 型襯底 ), 襯底 1014 可以包括各種摻雜配置。此 外, 襯底 1000 可以可選地包括外延層, 可以被應力改變以增強性能。在本發明的實施例中, 襯底 1014 優選為體 Si ; 半導體埋層 1013 優選為 SiGe、 多晶 Si 或非晶 Si 等材料 ; 氧化物埋 層 1012 優選為 SiO2 ; SOI 層 1011 優選為 Si、 SiGe 或多晶 Si。
     其中, 所述 SOI 層 1011 的厚度為 5-20nm, 所述氧化物埋層 1012 的厚度為 5-30nm,
     所述半導體埋層 1013 的厚度為 10-100nm。
     如圖 7 所示, 形成墊氧化物層 1015 和墊氮化物層 1016, 并在墊氮化物層 1016 上涂 覆一層光刻膠 1017, 根據要形成的 STI 凹槽的頂部大小對光刻膠 1017 進行圖案化處理, 形 成圖案化的光刻膠圖案。
     接著, 如圖 8 所示, 在 SOI 襯底上形成第一預備凹槽 1043 和第二預備凹槽 1044, 嵌于所述 SOI 襯底中。第一預備凹槽 1043 和第二預備凹槽 1044 的深度可以達到半導體埋 層 1013 的頂部。這個刻蝕過程可以采用常規的各向異性刻蝕方法, 例如反應離子刻蝕等。 具體地, 以該光刻膠圖案 1017 為掩模刻蝕所述 SOI 襯底 1010 形成第一預備凹槽 1043 和第 二預備凹槽 1044, 所述第一預備凹槽 1043 和第二預備凹槽 1044 的頂部和底部寬度基本相 同。
     進一步地, 如圖 9 所示刻蝕所述第一預備凹槽 1043 和第二預備凹槽 1044, 可以 采用側向刻蝕、 各向同性干法或濕法進行刻蝕以形成第一隔離凹槽 1045 和第二隔離凹槽 1046, 該第一隔離凹槽 1045 和第二隔離凹槽 1046 嵌入所述半導體埋層 1013 的部分側向侵 入所述半導體埋層中。接著去除光刻膠圖案 1017。
     優選地, 第一隔離凹槽 1045 和第二隔離凹槽 1046 嵌入于所述半導體埋層 1013 中 的部分寬度為 80-200nm, 第一隔離凹槽 1045 和第二隔離凹槽 1046 位于所述半導體埋層上 的部分寬度為 20-100nm。 接著, 在第一隔離凹槽 1045 和第二隔離凹槽 1046 中填充隔離介質, 如氧化硅等, 從而形成淺溝槽隔離結構。 具體地, 如圖 10 所示, 在整個半導體結構上形成介質層 1018, 并 進行平坦化處理至墊氮化物層 1016。 然后對墊氮化物層 1016 進行回刻至墊氧化物層 1015, 最后將墊氧化物層 1015 去除, 從而形成了如圖 11 所示的第一隔離結構 1041 和第二隔離結 構 1042。
     在進一步刻蝕形成第一隔離凹槽 1045 和第二隔離凹槽 1046 之后, 第一隔離凹槽 1045 和 SOI 層 1011 側接于第一側面 S1, 第二隔離凹槽 1046 與 SOI 層 1011 側接于第二側 面 S2, 第一隔離凹槽 1045 和半導體埋層 1013 側接于第三側面 S3, 第二隔離凹槽 1046 與半 導體埋層 1013 側接于第四側面 S4。
     其中第三側面 S3 位于第一側面 S1 和第二側面 S2 之間。
     在上述方案中, 優選地, 第一側面 S1、 第二側面 S2、 第三側面 S3 和第四側面可以基 本與 SOI 層 1011 所在表面基本垂直, 所述 “基本垂直” 為采用本領域技術工藝能夠達到的 誤差范圍內。例如, 這個 “基本垂直” 為采用側向刻蝕、 各向同性的干法或濕法腐蝕所能達 到的基本垂直的效果。
     優選的, 第二四側面 S4 位于第二側面 S2 與第三側面 S3 之間。
     以上步驟形成了圖 2 所示與其中的第一隔離結構和第二隔離結構共形的凹槽形 狀。
     替代地, 為了形成如圖 3 所示與其中的第一隔離結構和第二隔離結構共形的凹槽 形狀, 在圖 8 所示的步驟中, 在形成第一預備凹槽 1041 和第二預備凹槽 1042 時, 刻蝕深度 較淺, 例如第一預備凹槽 1043 和第二預備凹槽 1044 的深度可以僅達到氧化物埋層 1012 的 頂部 ; 然后, 在圖 9 所示的步驟中, 進一步進行側向或各向同性刻蝕, 第一隔離凹槽 1045 與 氧化物埋層 1012 側接的面為所述第三側面 S3 延伸而成。同樣, 所述第二隔離凹槽 1046 與
     氧化物埋層 1012 側接的面為所述第四側面 S4 延伸而成。 對于本發明的實施例來說, 進一步 側向或各項同性的刻蝕結果只要滿足位于氧化物埋層 1012 和半導體埋層的接觸界面以下 的部分中, 隔離凹槽與半導體埋層 1013 之間的接觸側面靠近將要形成的器件的中心即可。
     可見, 在形成這樣的第一隔離凹槽 1045 和第二隔離凹槽 1046 的情況下, 填充介 質層后形成的第一隔離結構 1041 和第二隔離結構 1042 的側面與 SOI 層 1011、 半導體埋層 1012 的側界面, 同樣滿足以上所述的凹槽的側界面的情況。從而實現隔離結構側向嵌入 于半導體埋層中, 使得半導體埋層與隔離結構的側向接觸界面朝向將要形成的器件中心移 動。
     如圖 12 所示, 對半導體埋層 1013 進行摻雜從而形成背柵區 1030。對于 nMOSFET 可以摻入 As 或 P 離子, 對于 pMOSFET, 可以摻入 B 離子。摻雜濃度在 1018 ~ 1021cm-3 范圍 內。通過低電阻化形成背柵區 1030, 有利于通過背柵電壓進一步控制柵極下方的溝道區電 場, 從而對短溝道效應進行有效調節, 同時還能夠達到對器件閾值電壓進行控制的目的。
     背柵區 1030 的形成也可以在形成 STI 之前進行, 并且由于在半導體埋層 1013 中 進行了摻雜, 因此在進行 STI 凹槽的刻蝕中能夠控制刻蝕速率。
     然后, 如圖 13 所示, 在所述 SOI 襯底上形成 MOSFET 器件 1020 的其他部分, 例如 可以包括柵極 1021 和位于所述柵極兩側的源漏區 1022。源漏區 1022 的形成可以通過向 柵極兩側的 SOI 層 1011 中進行離子注入形成, 例如, 對于 pMOSFET, 可以注入 B 離子, 對于 nMOSFET, 可以注入 As 或 P 離子。可選地, 還可以進一步形成提升源漏區 ( 圖中未示出 ), 提 升源漏區有助于進一步減小源漏區的接觸電阻。進一步地, 可以源漏區 1022 和柵極 1021 形成金屬硅化物接觸 ( 圖中未示出 )。 如圖 14 所示, 進一步地, 可以形成介質層 1050 和接觸塞 1060。
     本發明實施例提供的半導體結構的制造方法, 通過進一步刻蝕 STI 凹槽, 使得形 成的 STI 結構側向嵌入于半導體埋層 1013 中, 即半導體埋層 1012 的兩側被 STI 的介質材 料侵入, 因而能夠大大減小源漏區 1022 與半導體埋層 1013 短路的可能性。在采用了本發 明實施例所示的 STI 結構之后, 即使 STI 結構被腐蝕至如圖 5 所示的形狀, 仍然不至于導致 源漏接觸與背柵區之間的短路, 因而大大提高了器件的良品率。
     在以上的描述中, 對于各層的構圖、 刻蝕等技術細節并沒有做出詳細的說明。但 是本領域技術人員應當理解, 可以通過現有技術中的各種手段, 來形成所需形狀的層、 區域 等。 另外, 為了形成同一結構, 本領域技術人員還可以設計出與以上描述的方法并不完全相 同的方法。
     以上參照本發明的實施例對本發明予以了說明。但是, 這些實施例僅僅是為了說 明的目的, 而并非為了限制本發明的范圍。 本發明的范圍由所附權利要求及其等價物限定。 不脫離本發明的范圍, 本領域技術人員可以做出多種替換和修改, 這些替換和修改都應落 在本發明的范圍之內。
    

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半導體 結構 及其 制造 方法
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