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一種形成雙應力刻蝕阻擋層的方法.pdf

摘要
申請專利號:

CN201210158826.1

申請日:

2012.05.22

公開號:

CN102709246B

公開日:

2015.01.21

當前法律狀態:

授權

有效性:

有權

法律詳情: 授權|||實質審查的生效IPC(主分類):H01L 21/8238申請日:20120522|||公開
IPC分類號: H01L21/8238 主分類號: H01L21/8238
申請人: 上海華力微電子有限公司
發明人: 徐強
地址: 201210 上海市浦東新區張江高科技園區高斯路568號
優先權:
專利代理機構: 上海新天專利代理有限公司 31213 代理人: 王敏杰
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法律狀態
申請(專利)號:

CN201210158826.1

授權公告號:

102709246B||||||

法律狀態公告日:

2015.01.21|||2012.11.28|||2012.10.03

法律狀態類型:

授權|||實質審查的生效|||公開

摘要

本發明一種形成雙應力刻蝕阻擋層的方法,包括:具有NMOS區域與PMOS區域的半導體器件,其中,對PMOS區域上的高拉應力氮化硅層進行二次刻蝕,第一次為對PMOS區域上高拉應力氮化硅層進行部分干法刻蝕,使PMOS區域上殘留部分高拉應力氮化硅層;第二次為對PMOS區域上的高拉應力氮化硅層3進行遠端等離子體化學的刻蝕,將殘留部分的高拉應力氮化硅層完全移除,同時使NMOS區域上未被光刻阻擋層覆蓋的高拉應力氮化硅層側面也被刻蝕一部分。通過使用本發明一種形成雙應力刻蝕阻擋層的方法,有效地改善了PMOS區域上方的高拉應力氮化硅層去除的方法,使高拉應力氮化硅層與高壓應力氮化硅層之間的交疊區域平整,同時該方法能夠很好的處理不同應力SiN薄膜的交疊區域,從而提高產品良率。

權利要求書

權利要求書
1.  一種形成雙應力刻蝕阻擋層的方法,包括:具有NMOS區域與PMOS區域的半導體器
件,其特征在于,還包括以下工藝步驟:
步驟一,在NMOS區域與PMOS區域上方沉積高拉應力氮化硅層;
步驟二,在NMOS區域上方高拉應力氮化硅層的上表面生成光刻阻擋層,并對PMOS區域上高拉應力氮化硅層進行部分刻蝕,使PMOS區域上殘留部分高拉應力氮化硅層;
步驟三,對PMOS區域上的高拉應力氮化硅層進行第二次刻蝕,將殘留部分的高拉應力氮化硅層完全移除,同時NMOS區域上高拉應力氮化硅層未被光刻阻擋層覆蓋的側面也被刻蝕一部分;
步驟四,去除NMOS區域上光刻阻擋層;
步驟五,在所述NMOS區域上方高拉應力氮化硅層以及PMOS的上表面覆蓋高壓應力氮化硅層;
步驟六,在所述PMOS區域上方的高壓應力氮化硅層上表面生成光刻阻擋層,并對所述NMOS區域上方的高壓應力氮化硅層進行刻蝕,使NMOS區域上方的所述高拉應力氮化硅層完全露出;
步驟七,移除所述PMOS區域上方的所述光刻阻擋層。

2.  根據權利要求1所述的形成雙應力刻蝕阻擋層的方法,其特征在于,所述步驟二中對PMOS區域上高拉應力氮化硅層進行部分刻蝕的方法為選擇性干法刻蝕方法。

3.  根據權利要求1所述的形成雙應力刻蝕阻擋層的方法,其特征在于,所述步驟三中的第二次刻蝕的方法為遠端等離子體化學刻蝕的方法。

4.  根據權利要求3所述的形成雙應力刻蝕阻擋層的方法,其特征在于,所述遠端等離子體化學刻蝕所采用的氣體為:NH3、H2以及NF3。

5.  根據權利要求1所述的形成雙應力刻蝕阻擋層的方法,其特征在于,所述步驟三中,所述NMOS區域6、上高拉應力氮化硅層的側面也被刻蝕一部分,是通過控制所述第二次刻蝕的時間來控制。

6.  根據權利要求1所述的形成雙應力刻蝕阻擋層的方法,其特征在于,所述高拉應力氮化硅層的沉積厚度與所述高壓應力氮化硅層沉積的厚度一致。

7.  根據權利要求1所述的形成雙應力刻蝕阻擋層的方法,其特征在于,所述步驟七中,移除所述PMOS區域上方的所述光刻阻擋層后,所述高拉應力氮化硅層與所述高壓應力氮化硅層的連接點的上表面為平面。

說明書

說明書一種形成雙應力刻蝕阻擋層的方法
技術領域
[0001]本發明涉及一種形成雙應力層的方法,尤其涉及一種形成雙應力刻蝕阻擋層的方法。
背景技術
[0002]應變硅技術集成工藝在45納米節點已經得到大范圍的應用。所謂應變硅技術是指在摻雜區域上形成可在襯底上產生應力的應力層,該應力層的應用能夠增加源漏極中載流子的遷移率。沿溝道方向的壓應力可以提高空穴的遷移率,而沿溝道方向的拉應力可以提高電子的遷移率。為了對溝道內的載流子遷移率有明顯的改進,該引入應力的材料層通常形成于接近溝道的表面,通常可以在CMOS器件上直接形成具有應力的氮化硅蝕刻阻擋層來實現。即在NMOS的N型溝道表面形成拉應力SiN層,在PMOS的P型溝道表面形成壓應力SiN層。
[0003] 然而,就目前工藝集成來說,不同應力SiN薄膜的交疊區域處理是一個難點,如圖1A-1F所示,由圖1A可知,在NMOS區域1與PMOS區域2上沉積高拉應力氮化硅
層3;由圖1B可知在NMOS區域1上的高拉應力氮化硅層3的上表面生成光刻阻擋層5,并將PMOS區域2上的高拉應力氮化硅層3完全移除;由圖1C可知,移除光刻阻擋層5并在NMOS區域1高拉應力氮化硅層3的上表面以及PMOS區域2上表面沉積高壓應力氮化硅層
4;由圖1D可知,在PMOS區域2上的高壓應力氮化硅層4的上表面沉積光刻阻擋層5;由圖1E可知,移除NMOS區域1高拉應力氮化硅層3上表面的高壓應力氮化硅層4,由以上的工藝步驟得出,很容易因為高拉應力氮化硅層3與高壓應力氮化硅層4的交疊區域也就是連接處發生不規則形狀而造成良率的損失。目前對于交疊的問題,主要通過干法刻蝕工藝的調整或者在版圖設計時候加以考量以盡量減少對良率的影響,但是增加了工藝控制的難度。因此急需找到一種和現有工藝兼容,并且不產生工藝缺陷的工藝方法。
發明內容
[0004]發明公開了一種形成雙應力刻蝕阻擋層的方法。用以解決現有技術中高拉應力氮化硅層與高壓應力氮化硅層的交疊區域不平整,所造成良率損失的問題。
[0005] 為實現上述目的,發明采用的技術方案是:一種形成雙應力刻蝕阻擋層的方法,包括:具有NMOS區域與PMOS區域的半導體器件,
其中,還包括以下工藝步驟:
步驟一,在NMOS區域與PMOS區域上方沉積高拉應力氮化硅層;
步驟二,在NMOS區域上方高拉應力氮化硅層的上表面生成光刻阻擋層,并對PMOS區域上高拉應力氮化硅層進行部分刻蝕,使PMOS區域上殘留部分高拉應力氮化硅層;
步驟三,對PMOS區域上的高拉應力氮化硅層進行第二次刻蝕,將殘留部分的高拉應力氮化硅層完全移除,同時NMOS區域上高拉應力氮化硅層未被光刻阻擋層覆蓋的側面也被刻蝕一部分;
步驟四,去除NMOS區域上光刻阻擋層;
步驟五,在所述NMOS區域上方高拉應力氮化硅層以及PMOS的上表面覆蓋高壓應力氮化硅層;
步驟六,在所述PMOS區域上方的高壓應力氮化硅層上表面生成光刻阻擋層,并對所述NMOS區域上方的高壓應力氮化硅層進行刻蝕,使NMOS區域上方的所述高拉應力氮化硅層完全露出;
步驟七,移除所述PMOS區域上方的所述光刻阻擋層。
[0006] 上述的形成雙應力刻蝕阻擋層的方法,其中,所述步驟二中對PMOS區域上高拉應力氮化硅層進行部分刻蝕的方法為選擇性干法刻蝕方法。
[0007] 上述的形成雙應力刻蝕阻擋層的方法,其中,所述步驟三中的第二次刻蝕的方法為遠端等離子體化學刻蝕的方法。
[0008] 上述的形成雙應力刻蝕阻擋層的方法,其中,所述遠端等離子體化學刻蝕所采用的氣體為:NH3、H2以及NF3。
[0009] 上述的形成雙應力刻蝕阻擋層的方法,其中,所述步驟三中,所述NMOS區域上高拉應力氮化硅層的側面也被刻蝕一部分,是通過控制所述第二次刻蝕的時間來控制。[0010] 上述的形成雙應力刻蝕阻擋層的方法,其中,所述高拉應力氮化硅層的沉積厚度與所述高壓應力氮化硅層沉積的厚度一致。
[0011]上述的形成雙應力刻蝕阻擋層的方法,其中,所述步驟七中,移除所述PMOS區域上方的所述光刻阻擋層后,所述高拉應力氮化硅層與所述高壓應力氮化硅層的連接點的上表面為平面。
[0012] 本發明中一種形成雙應力刻蝕阻擋層的方法,采用了如上方案具有以下效果:
1、有效地改善了PMOS區域上方的高拉應力氮化硅層去除的方法,使高拉應力氮化硅層與高壓應力氮化硅層之間的交疊區域平整;
2、同時該方法能夠很好的處理不同應力SiN薄膜的交疊區域,從而提高產品良率。
附圖說明
[0013] 通過閱讀參照如下附圖對非限制性實施例所作的詳細描述,發明的其它特征,目的和優點將會變得更明顯。
[0014] 圖1A-1F為現有技術中NMOS區域上形成高拉應力氮化硅層,在PMOS區域上形成高壓應力氮化硅層的示意圖;
圖2A-2H為本發明形成雙應力刻蝕阻擋層的方法的示意圖;
圖3為本發明形成雙應力刻蝕阻擋層的方法的工藝步驟示意圖;
如圖序號為:NMOS區域1、PMOS區域2、高拉應力氮化硅層3、高壓應力氮化硅層4、光刻阻擋層5。
具體實施方式
[0015] 為了使發明實現的技術手段、創造特征、達成目的和功效易于明白了解,下結合具體圖示,進一步闡述本發明。
[0016] 如圖2A-2H所示,一種形成雙應力刻蝕阻擋層的方法,包括:具有NMOS區域1與
PMOS區域2的半導體器件,其中,還包括以下工藝步驟:
步驟一,在NMOS區域1與PMOS區域2上方沉積高拉應力氮化硅層3,使高拉應力氮化硅層3完全覆蓋NMOS區域1與PMOS區域2上方;
步驟二,在NMOS區域1上方高拉應力氮化硅層3的上表面生成光刻阻擋層5,并對PMOS
區域2上高拉應力氮化硅層3進行部分刻蝕,使PMOS區域2上殘留部分高拉應力氮化硅層
3,進一步的,在步驟二中對PMOS區域2上高拉應力氮化硅層3進行部分刻蝕的方法為選擇性干法刻蝕方法;
步驟三,對PMOS區域2上的高拉應力氮化硅層3進行第二次刻蝕,將殘留部分的高拉應力氮化硅層3完全移除,同時NMOS區域1上高拉應力氮化硅層3未被光刻阻擋層5覆蓋的側面也被刻蝕一部分;進一步的,在步驟三中的第二次刻蝕的方法為遠端等離子體化學刻蝕的方法。更進一步的,遠端等離子體化學刻蝕所采用的氣體為:NH3、H2以及NF3。[0017] 步驟四,去除NMOS區域1上光刻阻擋層5;
步驟五,在NMOS區域1上方高拉應力氮化硅層3以及PMOS的上表面覆蓋高壓應力氮化硅層4;
步驟六,在PMOS區域2上方的高壓應力氮化硅層4上表面生成光刻阻擋層5,并對NMOS區域1上方的高壓應力氮化硅層4進行刻蝕,使NMOS區域1上方的高拉應力氮化硅層3完全露出;
步驟七,移除PMOS區域2上方的光刻阻擋層5。
[0018]在本發明的具體實施例中,步驟三中,NMOS區域1上高拉應力氮化硅層3的側面也被刻蝕一部分,是通過控制第二次刻蝕的時間來控制。
[0019]在本發明的具體實施例中,高拉應力氮化硅層3的沉積厚度與高壓應力氮化硅層
4沉積的厚度一致。
[0020]在本發明的具體實施例中,步驟七中,移除PMOS區域2上方的光刻阻擋層5后,高拉應力氮化硅層3與高壓應力氮化硅層4的連接點的上表面為平面。
[0021]在本發明的具體實施方式中,首先需要一具有NMOS區域1以及PMOS區域2的半導體器件,首先在NMOS區域1以及PMOS區域2上方沉積高拉應力氮化硅層3,并使高拉應力氮化硅層3完全覆蓋NMOS區域1與PMOS區域2上方;然后在NMOS區域1上方高拉應力氮化硅層3的上表面生成光刻阻擋層5,此時PMOS區域2上方高拉應力氮化硅層3上表面裸露;其次,對PMOS區域2上高拉應力氮化硅層3進行部分干法刻蝕,使PMOS區域2上殘留部分高拉應力氮化硅層3;再對PMOS區域2上的高拉應力氮化硅層3進行遠端等離子體化學的刻蝕,將殘留部分的高拉應力氮化硅層3完全移除,同時使NMOS區域1上未被光刻阻擋層5覆蓋的高拉應力氮化硅層3側面也被刻蝕一部分;之后去除NMOS區域1上光刻阻擋層5;在NMOS區域1上方高拉應力氮化硅層3以及PMOS的上表面覆蓋高壓應力氮化硅層4;然后在PMOS區域2上方的高壓應力氮化硅層4上表面生成光刻阻擋層5,并對NMOS區域1上方的高壓應力氮化硅層4進行刻蝕,使NMOS區域1上方的高拉應力氮化硅層3完全露出;最后移除PMOS區域2上方的光刻阻擋層5,形成高拉應力氮化硅層3與高壓應力氮化硅層4的連接點的上表面為平面。
[0022]綜上所述,本發明一種形成雙應力刻蝕阻擋層的方法,有效地改善了PMOS區域上方的高拉應力氮化硅層去除的方法,使高拉應力氮化硅層與高壓應力氮化硅層之間的交疊
區域平整,同時該方法能夠很好的處理不同應力SiN薄膜的交疊區域,從而提高產品良率。[0023] 以上對發明的具體實施例進行了描述。需要理解的是,發明并不局限于上述特定實施方式,其中未盡詳細描述的設備和結構應該理解為用本領域中的普通方式予以實施;本領域技術人員可以在權利要求的范圍內做出各種變形或修改,這并不影響發明的實質內容。

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一種 形成 應力 刻蝕 阻擋 方法
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